本發(fā)明是關(guān)于半導(dǎo)體集成電路，特別是有關(guān)于具鰭式結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法。

背景技術(shù)：

當(dāng)半導(dǎo)體工業(yè)已進(jìn)展至納米科技制程世代以追求更高的裝置密度、更高的效能和更低的成本，來自生產(chǎn)和設(shè)計的考驗造就了三維(3D)設(shè)計的發(fā)展，例如鰭式場效晶體管(Fin field effect transistor，F(xiàn)inFET)。FinFET裝置典型上包含具有高深寬比(aspect ratio)的半導(dǎo)體鰭(fins)，且形成半導(dǎo)體裝置的通道(channel)和源/漏極(source/drain，S/D)區(qū)域于其中。形成柵極(gate)于鰭式結(jié)構(gòu)上和沿著鰭式結(jié)構(gòu)的邊緣(例如：環(huán)繞)，利用增加通道和源/漏極區(qū)域表面積的優(yōu)勢，以產(chǎn)生更快、更穩(wěn)定和更良好控制的半導(dǎo)體晶體管裝置。一些裝置中，F(xiàn)inFET的源/漏極部分的應(yīng)變材料利用，例如硅鍺(SiGe)、磷化硅(SiP)或碳化硅(SiC)，以增加載子移動性。再者，氧化物結(jié)構(gòu)上的通道用以改善載子移動性和維持筆直的鰭式輪廓。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個觀點，在半導(dǎo)體裝置的制造方法中，形成鰭式結(jié)構(gòu)包含阱層、阱層上的氧化物層和氧化物層上的通道層。形成隔離絕緣層使得鰭式結(jié)構(gòu)的通道層從隔離絕緣層突出，且至少一部份或整體的氧化物層嵌入隔離絕緣層內(nèi)。形成柵極結(jié)構(gòu)于鰭式結(jié)構(gòu)的一部分和隔離絕緣層上。通過蝕刻鰭式結(jié)構(gòu)未被柵極結(jié)構(gòu)覆蓋的一部分形成凹陷部，使得氧化層被移除和暴露出阱層在二個柵極結(jié)構(gòu)60之間的表面。形成外延層于凹陷部內(nèi)暴露的阱層和通道層上。將形成在暴露的阱層上的外延層改質(zhì)為改質(zhì)層，使改質(zhì)層對堿性溶液的蝕刻選擇性較未改質(zhì)的外延層增加。

根據(jù)本發(fā)明的另一觀點，在半導(dǎo)體裝置的制造方法中，在基底上形成鰭式結(jié)構(gòu)，此鰭式結(jié)構(gòu)包含阱層、阱層上的氧化物層和氧化物層上的通道層。 形成隔離絕緣層使得鰭式結(jié)構(gòu)的通道層從隔離絕緣層突出，且至少一部份或整體的氧化物層嵌入隔離絕緣層內(nèi)。形成第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)于鰭式結(jié)構(gòu)的一部分和隔離絕緣層上。通過蝕刻鰭式結(jié)構(gòu)在第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之間的一部分以形成凹陷部，使得氧化層被移除和暴露出阱層在第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之間的表面。形成外延層于凹陷部內(nèi)暴露的阱層和通道層上。將形成在暴露的阱層上的外延層改質(zhì)為改質(zhì)層，使改質(zhì)層對堿性溶液的蝕刻選擇性增加。

根據(jù)本發(fā)明的另一觀點，半導(dǎo)體裝置包含F(xiàn)inFET裝置。此FinFET裝置包含鰭式結(jié)構(gòu)沿第一方向延伸且從隔離絕緣層突出。鰭式結(jié)構(gòu)和隔離絕緣層設(shè)置于基底上。鰭式結(jié)構(gòu)包含阱層、阱層上的氧化物層和氧化物層上的通道層。此FinFET裝置也包含柵極堆疊。柵極堆疊包含柵極電極層和柵極介電層，覆蓋一部分鰭式結(jié)構(gòu)，且沿垂直于第一方向的第二方向延伸。此FinFET裝置更包含源極和漏極，源極和漏極各自包含在鰭式結(jié)構(gòu)內(nèi)形成的凹陷部分內(nèi)和上的應(yīng)力源層((stressor layer)，或稱應(yīng)變層(strain layer))。應(yīng)力源層施加應(yīng)力于柵極堆疊下的鰭式結(jié)構(gòu)的通道層。再者，此FinFET裝置包含設(shè)置于阱層和應(yīng)力源層之間的改質(zhì)層。改質(zhì)層對堿性溶液的耐蝕刻性(etching resistivity)較阱層和通道層的至少一者高。

附圖說明

通過以下的詳述配合所附附圖，可以更加理解本發(fā)明的觀點。這里強調(diào)的是，根據(jù)工業(yè)上的標(biāo)準(zhǔn)慣例，許多特征部件(feature)僅為了闡述目的，并沒有按照比例繪制。事實上，為了能清楚地討論，許多特征部件的尺寸可能被任意地增加或減少。

圖1到19是根據(jù)本發(fā)明的一實施例，顯示制造具有鰭式(fin)結(jié)構(gòu)的半導(dǎo)體場效晶體管(field effect transistor，F(xiàn)ET)裝置范例的制程，其中圖9到16是根據(jù)本發(fā)明的一實施例，顯示二個柵極結(jié)構(gòu)60之間沿圖8線X1-X1的部分區(qū)域剖面示意圖。

【符號說明】

10～基底；

15～阱區(qū)；

20～第一外延層；

25～氧化物層；

30～第二外延層；

40～鰭式結(jié)構(gòu)；

42～通道層；

44～阱層；

50～隔離絕緣層；

60～柵極結(jié)構(gòu)；

100～掩模層；

105～掩模圖案；

110～硬掩模的頂層；

112～硬掩模的底層；

114～柵極電極層；

115～柵極介電層；

120～側(cè)壁絕緣層；

130～凹陷部；

140～半導(dǎo)體外延層；

145～底部區(qū)域；

150～P型雜質(zhì)；

160～應(yīng)力源層；

170～層間介電層；

175～柵極電極空位；

180～金屬柵極結(jié)構(gòu)。

具體實施方式

可理解的是以下揭示提供很多不同的實施例或范例，用于實施本發(fā)明的不同特征。組件和配置的具體實施例或范例描述如下，以簡化本發(fā)明。當(dāng)然，這些僅僅是范例，并非用以限定本發(fā)明。舉例而言，元件的尺寸并未限制于揭示的范圍或數(shù)值，但可取決于制程狀態(tài)及/或所需的裝置特性。再者，敘述中若提及第一特征部件形成在第二特征部件的上，可能包含第一和第二特征 部件直接接觸的實施例，也可能包含額外的特征部件形成在第一和第二特征部件之間，使得它們不直接接觸的實施例。為了簡化和清楚，各種的特征部件可被任意地繪示成不同的尺寸。

再者，空間上相關(guān)的措辭，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的字詞，可用于此，以簡化描述一元件或特征與其他元件或特征之間，如圖所示的關(guān)系的陳述。此空間上相關(guān)的措辭意欲包含使用中的裝置或操作除附圖描繪的方向外的不同方向。儀器可以其他方向定位(旋轉(zhuǎn)90度或其他定位方向)，且在此使用的空間相關(guān)描述符號可同樣依此解讀。此外，措辭「由……制成」可具有「包括」或「由……構(gòu)成」的涵義。

圖1到19顯示制造具有鰭式結(jié)構(gòu)的半導(dǎo)體場效晶體管(finfield effect transistor，F(xiàn)inFET)裝置范例的制程?？衫斫獾氖?，在圖1到18的操作之前、中、后可提供額外的操作，且一些以下敘述的操作可為了方法的其他實施例被取代或刪除，操作的順序可互相交換。

如圖1所示，注入雜質(zhì)離子(摻質(zhì))于硅基底10內(nèi)，以形成阱區(qū)15，實施此離子注入以防止擊穿效應(yīng)(punch-through effect)。

舉例而言，基底10為雜質(zhì)濃度在約1.12×10¹⁵cm^-3到約1.68×10¹⁵cm^-3范圍內(nèi)的P型硅基底。在其他實施例中，基底10為雜質(zhì)濃度在約0.905×10¹⁵cm^-3到約2.34×10¹⁵cm^-3范圍內(nèi)的N型硅基底。在一些實施例中，基底10為硅基底且有(100)的上表面。

或者，基底10可包括另一元素半導(dǎo)體，例如鍺(Ge)；或包括化合物半導(dǎo)體，包含IV-IV族化合物半導(dǎo)體，例如SiC和SiGe，III-V族化合物半導(dǎo)體，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述的組合。在一實施例中，基底10為硅于絕緣體上(silicon-on insulator，SOI)的硅層基底。當(dāng)使用SOI基底時，鰭式結(jié)構(gòu)可從SOI基底的硅層或絕緣層突出，后者的情形中，SOI基底的硅層用于形成鰭式結(jié)構(gòu)。非晶形的基底，例如非晶形Si或非晶形SiC，或者絕緣材料，例如氧化硅，也可用作基底10?；?0可包含已適當(dāng)摻入雜質(zhì)(例如P型或N型的導(dǎo)電性)的各種區(qū)域。

舉例而言，對于N型FinFET摻雜物用硼(例如BF₂)，對于P型FinFET 摻雜物用磷。

如圖2所示，外延地成長第一外延層20于基底10的表面上，且外延地成長第二外延層30于第一外延層20上。再者，形成掩模層100于第二外延層30上。

舉例而言，第一外延層20可為鍺(Ge)或Si_(1-x)Ge_x，其中x在約0.1到約0.9的范圍內(nèi)。在此實施例中，Si_(1-x)Ge_x用作第一外延層20。在本發(fā)明中，Si_(1-x)Ge_x可簡化稱為硅鍺(SiGe)。一些實施例中，第一外延層20為硅鍺，且厚度在約10納米到約100納米的范圍內(nèi)。在某些實施例中，第一外延層20為硅鍺，且厚度在約1納米到約20納米的范圍內(nèi)，或一些其他的實施例中，在約2納米到約10納米的范圍內(nèi)。

舉例而言，第二外延層30可為硅(Si)或Si_(1-y)Ge_y，其中y小于x。在此實施例中第二外延層30為硅。一些實施例中，第二外延層30為硅，且厚度在約20納米到約70納米的范圍內(nèi)。在某些實施例中，第二外延層30為硅，且厚度在約30納米到約50納米的范圍內(nèi)。

舉例而言，一些實施例中，掩模層100可包含氧化物墊層(例如氧化硅)和氮化硅(SiN)掩模層。一些實施例中，氧化物墊層的厚度在約2納米到約15納米的范圍內(nèi)，且氮化硅掩模層的厚度在約10納米到約50納米的范圍內(nèi)。在此實施例中，掩模層為氮化硅。

通過圖案化的操作，將掩模層100圖案化為掩模圖案105。一些實施例中，每一個掩模圖案105的寬度在約5納米到約40納米的范圍內(nèi)，或其他實施例中，在約10納米到約30納米的范圍內(nèi)。

如圖3所示，使用掩模圖案105為蝕刻掩模，通過干式蝕刻法及/或濕式蝕刻法蝕刻出溝槽，將硅的第二外延層30、硅鍺的第一外延層20和硅的基底10圖案化為鰭式結(jié)構(gòu)40。

如圖3所示，三個鰭式結(jié)構(gòu)40設(shè)置為與彼此相鄰。然而，鰭式結(jié)構(gòu)40的數(shù)量并未限制為三，數(shù)量可為一、二、四、五或更多。此外，一或多個虛設(shè)鰭式結(jié)構(gòu)可設(shè)置在相鄰于鰭式結(jié)構(gòu)40的兩面，以在圖案化制程中改善圖案的精確度(fidelity)。一些實施例中，鰭式結(jié)構(gòu)40的寬度在約5納米到約40納米的范圍內(nèi)，某些實施例中，可在約7納米到約15納米的范圍內(nèi)。一些實施例中，鰭式結(jié)構(gòu)40的高度在約100納米到約300納米的范圍內(nèi)，其他 實施例中，可在約50納米到約100納米的范圍內(nèi)。一些實施例中，鰭式結(jié)構(gòu)40之間的間隔(space)在約5納米到約80納米的范圍內(nèi)，其他實施例中，可在約7納米到15納米的范圍內(nèi)。然而，在本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者將理解本發(fā)明所有提及的尺寸和數(shù)值僅為范例，可因應(yīng)不同集成電路的尺寸等級而改變。

如圖4所示，將鰭式結(jié)構(gòu)40內(nèi)硅鍺的第一外延層20氧化，以形成硅鍺的氧化物層25。因為硅鍺(特別是鍺)較硅氧化快，可選擇性地形成硅鍺的氧化物層25。然而，也可將硅的第二外延層30的側(cè)壁和硅的基底10的側(cè)壁輕微氧化以形成氧化硅。通過在含氧氣(O₂)和氫氣(H₂)或水蒸氣(H₂O)的氣體中退火或加熱，可使硅鍺層氧化。此實施例中，在約大氣壓下于約400℃到約600℃的溫度范圍內(nèi)實施使用水蒸氣的濕式氧化。一些實施例中，硅鍺的氧化物層25厚度在約5納米到約25納米的范圍內(nèi)，或其他實施例中，在約10納米到約20納米的范圍內(nèi)。若第一外延層20為鍺，氧化物層25為氧化鍺。

如圖5所示，舉例而言，通過濕式蝕刻移除一部分硅鍺的氧化物層25。濕式蝕刻的蝕刻劑可為稀釋的氫氟酸(HF)。通過調(diào)整蝕刻狀況(例如：蝕刻時間)，移除形成于硅的第二外延層30的側(cè)壁和硅的基底10的側(cè)壁上的氧化硅，也輕微地蝕刻硅鍺的氧化物層25。

接著，形成隔離絕緣層50。隔離絕緣層50包含一或多層由低壓化學(xué)氣相沉積(low-pressure chemical vapor deposition，LPCVD)、等離子體化學(xué)氣相沉積(plasma-CVD)或流動式化學(xué)氣相沉積(flowable CVD)形成的絕緣材料，例如氧化硅、氮氧化硅或氮化硅。在流動式化學(xué)氣相沉積中，沉積流動式的介電材料，而非氧化硅。流動式的介電材料，一如其名，在沉積時能「流動」以填入高深寬比的間隙或空間。一般而言，添加各種化學(xué)物質(zhì)于含硅的前驅(qū)物(precursor)內(nèi)，以使沉積膜流動。一些實施例中，加入氮氫鍵。流動式介電材料的范例，特別是流動式的氧化硅前驅(qū)物，包含硅酸鹽(silicate)、硅氧烷(siloxane)、甲基硅倍半氧烷(methyl silsesquioxane，MSQ)、氫硅倍半氧烷(hydrogen silsesquioxane，HSQ)、MSQ/HSQ的組合、全氫硅氮烷(perhydrosilazane，TCPS)、全氫聚硅氮烷(perhydropolysilazane，PSZ)、四乙氧基硅烷(tetraethoxysilane，TEOS)或硅烷基胺類(silyl-amine)(例如：三甲硅烷基胺(trisilylamine，TSA))。 這些流動式的氧化硅材料形成于多項操作的制程。在沉積流動式的膜之后，將其固化，然后退火以移除不需要的元素，形成氧化硅。當(dāng)不需要的元素已移除，流動式的膜會收縮且致密化。一些實施例中，實施多項退火制程，不只一次固化和退火流動式的膜。流動式的膜可摻雜硼及/或磷。一些實施例中，可通過一或多層旋涂式玻璃(spin-on-glass，SOG)、SiO、SiON、SiOCN及/或摻氟硅玻璃(fluoride-doped silicate glass，F(xiàn)SG)形成隔離絕緣層50。

再者，舉例而言，通過化學(xué)機械研磨(chemical mechanical polishing，CMP)方法或其他平坦化方法，例如回蝕(etch-back)制程，以移除掩模圖案105和隔離絕緣層50的頂部。平坦化后的結(jié)構(gòu)如圖6所示。

形成隔離絕緣層50之后，可實施熱處理制程，例如退火制程，以改善隔離絕緣層50的品質(zhì)，此熱處理制程可在平坦化操作前或后實施。

如圖7所示，舉例而言，通過回蝕制程減少隔離絕緣層50的厚度，以便暴露一部分鰭式結(jié)構(gòu)40。鰭式結(jié)構(gòu)40暴露的部分成為FinFET的通道層42，且嵌入隔離絕緣層50的部分成為FinFET的阱層44?；匚g制程可通過干式蝕刻或濕式蝕刻實施。通過調(diào)整蝕刻時間，可獲得所需的剩余隔離絕緣層50的厚度。

如圖7所示，硅鍺的氧化物層25并未從隔離絕緣層50暴露出，且通道層42的底部嵌入隔離絕緣層50內(nèi)。然而，一些實施例中，硅鍺的氧化物層25和整個通道層42可從隔離絕緣層50暴露出。

如圖8所示，柵極結(jié)構(gòu)60形成于鰭式結(jié)構(gòu)40的部分通道層42上。圖9顯示二個柵極結(jié)構(gòu)60之間沿線X1-X1的部分區(qū)域剖面示意圖，柵極介電層115如圖9所示和柵極電極層114形成于隔離絕緣層50和通道層42上，然后實施圖案化操作以獲得包含柵極電極層114和柵極介電層115的柵極結(jié)構(gòu)60。在此實施例中，柵極電極層114為多晶硅。一些實施例中，通過使用包含頂層110和底層112的硬掩模，將多晶硅層圖案化成為柵極電極層114，其中硬掩模的頂層110為氧化硅，且硬掩模的底層112為氮化硅。其他實施例中，硬掩模的頂層110可為氮化硅，且硬掩模的底層112可為氧化硅。柵極介電層115可為氧化硅，通過CVD、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(Atomic layer deposition，ALD)、電子束蒸鍍(e-beam evaporation)或其他合適的制程形成。

在一實施例中，使用后柵極(gate-last)技術(shù)(柵極置換技術(shù))。在后柵極技術(shù)中，前述操作形成的柵極電極層114和柵極介電層115分別為虛設(shè)柵極電極層和虛設(shè)柵極介電層，最終被移除。

或者，其他實施例可使用前柵極(gate-first)技術(shù)。這種情況下，將柵極電極層114和柵極介電層115用作FinFET的柵極電極層和柵極介電層。一些實施例中，柵極介電層115可包含一或多層氧化硅、氮化硅、氮氧化硅或高介電常數(shù)(high-k)的介電材料。高介電常數(shù)的介電材料包括金屬氧化物。用作高介電常數(shù)的介電材料的金屬氧化物的范例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu這些金屬的氧化物及/或前述的混合物。一些實施例中，柵極介電層115的厚度在約1納米到約5納米的范圍內(nèi)。一些實施例中，柵極介電層115可包含二氧化硅制的界面層。一些實施例中，柵極介電層115可包括單一或多層結(jié)構(gòu)。

再者，柵極電極層114可為均勻或不均勻摻雜的多晶硅。一些其他的實施例中，柵極電極層114可包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、其他功函數(shù)相容于基底材料的導(dǎo)電材料或前述的組合。使用合適的制程，例如ALD、CVD、PVD、電鍍或前述的組合形成柵極電極層114。一些實施例中，柵極電極層114的寬度在約30納米到約60納米的范圍內(nèi)。

再者，如圖8所示，側(cè)壁絕緣層120由氧化硅、氮化硅及/或氮氧化硅制成。側(cè)壁絕緣層120形成于柵極結(jié)構(gòu)60的主要側(cè)壁上和通道層42未被柵極結(jié)構(gòu)60覆蓋的主要側(cè)壁上。在此實施例中，側(cè)壁絕緣層120的材料為氮化硅。

為了形成側(cè)壁絕緣層120，通過CVD和回蝕操作的實施，形成一層氮化硅于柵極結(jié)構(gòu)60和通道層42的整體結(jié)構(gòu)上。

圖9顯示沿著圖8的線X1-X1切入柵極結(jié)構(gòu)60下的一個通道層42的剖面圖。圖9到15中，柵極結(jié)構(gòu)60的頂部未繪示。雖然，圖8顯示一個柵極結(jié)構(gòu)60，而圖9繪示二個柵極結(jié)構(gòu)60。然而，單一鰭式結(jié)構(gòu)的柵極結(jié)構(gòu)數(shù)量并未限制于一或二個，數(shù)量可為三、四、五或更多。

如圖10所示，蝕刻未被柵極結(jié)構(gòu)60覆蓋的通道層42部分以形成凹陷部130。直到暴露硅鍺的氧化物層25，凹陷部130才形成。一些實施例中，通 過在3到20mTorr的氣壓下使用包含CH₄、CF₄、CH₂F₂、CHF₃、O₂、HBr、Cl₂、NF₃、N₂及/或He氣體的等離子體蝕刻，對通道層42實施凹陷蝕刻，此凹陷蝕刻為非等向性的蝕刻。

如圖11所示，部分硅鍺的氧化物層25的蝕刻通過例如使用CF₄及/或CH₂F₂氣體的干式蝕刻及/或濕式蝕刻進(jìn)行，此蝕刻為等向性的蝕刻。在蝕刻硅鍺的氧化物層25的期間，部分硅的通道層42也被蝕刻。

如圖12所示，通過例如使用CF₄及/或CH₂F₂氣體的干式蝕刻及/或濕式蝕刻，對硅鍺的氧化物層25實施額外的蝕刻，使阱層44的表面暴露。

如圖13所示，形成半導(dǎo)體外延層140于凹陷部130內(nèi)的通道層42和阱層44上。半導(dǎo)體外延層140與通道層42的材料相同。在此實施例中，通道層42和半導(dǎo)體外延層140由硅制成。當(dāng)基底10為(100)面的硅，阱層44的上表面也為(100)面，且形成于阱層42上的半導(dǎo)體外延層140的上表面也為(100)面。一些實施例中，半導(dǎo)體外延層140的厚度在約3納米到約20納米的范圍內(nèi)，且在其他實施例中，可在約5納米到約10納米的范圍內(nèi)。

形成半導(dǎo)體外延層140后，將凹陷部130的底部區(qū)域145改質(zhì)，使得改質(zhì)的底部區(qū)域145對堿性溶液(例如氫氧化四甲銨(tetramethylammonium，TMAH)或氫氧化鉀(KOH))的蝕刻選擇性較未改質(zhì)的硅層增加。一些實施例中，改質(zhì)的底部區(qū)域145大抵上未被堿性溶液蝕刻。舉例而言，當(dāng)硅層高度摻雜P型摻雜物時，P⁺⁺硅層被堿性溶液蝕刻的蝕刻速率會降低。

如圖14所示，對凹陷部130底部的半導(dǎo)體外延層140，離子注入P型雜質(zhì)150。一些實施例中，此P型雜質(zhì)為硼或BF₂。通過硼的注入，凹陷部130的底部成為改質(zhì)的底部區(qū)域145。

一些實施例中，硼注入的劑量在約1×10¹⁵離子/cm²到約1×10¹⁶離子/cm²的范圍內(nèi)，且其他實施例中，可在2×10¹⁵離子/cm²到約5×10¹⁶離子/cm²的范圍內(nèi)。值得注意的是，約1×10¹⁵離子/cm²到約1×10¹⁶離子/cm²的劑量范圍對應(yīng)約0.5×10²⁰原子/cm³到約0.5×10²⁰原子/cm³的注入層范圍。一些實施例中，加速能量在約100keV到約200keV的范圍內(nèi)，且可為約120keV到約150keV的范圍。離子注入之后，實施退火于約1000℃到約1200℃的溫度范圍內(nèi)，以驅(qū)使雜質(zhì)進(jìn)入，且再結(jié)晶被注入的硅區(qū)域。通過高度注入硼于(100)面硅層內(nèi)，對于TMAH的耐蝕刻性成為阱層44及/或通道層42(未改質(zhì)的硅層)對于TMAH 耐蝕刻性的一點到些許倍。一些實施例中，改質(zhì)的底部區(qū)域145的深度在約3納米到約20納米的范圍，且其他實施例中，可在約5納米到約10納米的范圍內(nèi)。

如圖15所示，以堿性溶液(例如TMAH)對硅的半導(dǎo)體外延層140和通道層42實施濕式蝕刻。因為底部區(qū)域145注入硼，底部區(qū)域145并未如硅的半導(dǎo)體外延層140側(cè)邊區(qū)域般蝕刻得多。通過TMAH濕式蝕刻，橫向蝕刻硅的半導(dǎo)體外延層140側(cè)邊區(qū)域和通道層42，且顯露對應(yīng)(111)面的表面。

若未將底部區(qū)域改質(zhì)，通過TMAH的蝕刻將進(jìn)行至垂直方向，并且也會蝕刻部分的阱層44。相較之下，若將底部區(qū)域改質(zhì)，可能防止對阱層44不必要的垂直蝕刻，同時精確地控制對硅的半導(dǎo)體外延層140和通道層42的橫向蝕刻。舉例而言，一些實施例中，通道層42橫向蝕刻停止的表面可能位于側(cè)壁絕緣層120下，且可能位于柵極電極層114下。

在某些實施例中，通道層42可由Ge或Si_(1-x)Ge_x制成，其中x在約0.1到約0.9的范圍內(nèi)，在此情況中，半導(dǎo)體外延層140包含Ge或Si_(1-x)Ge_x。

如圖16和17所示，在蝕刻硅的半導(dǎo)體外延層140和通道層42至所需的量之后，形成應(yīng)力源層160于凹陷部130內(nèi)。一些實施例中，應(yīng)力源層160包含單層或多層，其中對于P型FET包含硅鍺，對于N型FET包含SiP、SiC或SiCP。應(yīng)變材料外延地形成于凹陷部內(nèi)。應(yīng)力源層160成為源極和漏極的一部分。圖16顯示在應(yīng)力源層160形成后，半導(dǎo)體FET裝置的范例示意圖。

如圖18所示，形成應(yīng)力源層160(源極/漏極)后，形成層間介電層170于圖16和17的結(jié)構(gòu)上。移除多晶硅的柵極電極層114以形成柵極電極空位175。層間介電層170的絕緣材料可包含一或多層氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、摻氟硅玻璃(FSG)或低介電常數(shù)的介電材料。層間介電層170由CVD形成。

如圖19所示，形成金屬柵極結(jié)構(gòu)180于柵極電極空位175內(nèi)。金屬柵極結(jié)構(gòu)180包含金屬柵極電極層和柵極介電層。金屬柵極電極層可包含單層或多層結(jié)構(gòu)。在本實施例中，金屬柵極電極層包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、其他功函數(shù)相容于基底材料的導(dǎo)電材料或前述的組合。金屬柵極電極層可使用合適的制程形成，例如ALD、CVD、PVD、電鍍或前述的組合。一些實施例中，金屬柵極電極層的寬度在約 30納米到約60納米的范圍內(nèi)。一些實施例中，柵極介電層可包含氮化硅、氮氧化硅或高介電常數(shù)的介電材料。高介電常數(shù)的介電材料包括金屬氧化物。用于高介電常數(shù)的介電材料的金屬氧化物的范例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu這些金屬的氧化物及/或前述的混合物。一些實施例中，柵極介電層的厚度在約1納米到約5納米的范圍內(nèi)。

可以理解的是，F(xiàn)inFET裝置可經(jīng)過更多的CMOS制程以形成各種特征部件，例如接觸(contacts)/導(dǎo)孔(vias)、互連金屬層、介電層、鈍化(passivation)層等。

在此陳述的各種實施例或范例提供與現(xiàn)存技術(shù)相比的一些優(yōu)勢。在本發(fā)明的一些實施例中，通過雜質(zhì)注入(例如硼)，將凹陷部底部的硅外延區(qū)域改質(zhì)。通過此改質(zhì)的底部區(qū)域，可防止對阱層的不必要的垂直蝕刻，同時也精確地控制對凹陷部內(nèi)硅外延層和通道層的橫向蝕刻。

將理解的是，在此并未討論到所有的優(yōu)勢，并非所有的實施例和范例都需要特別的優(yōu)勢，且其他實施例或范例可能提供不同的優(yōu)勢。

以上概述數(shù)個實施例為特征，以便在本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者可以更理解本發(fā)明的觀點。在發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者應(yīng)該理解他們能以本發(fā)明為基礎(chǔ)，設(shè)計或修改其他制程和結(jié)構(gòu)以達(dá)到與在此介紹的實施例相同的目的及/或優(yōu)勢。在發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者也應(yīng)該理解到，此類等效的結(jié)構(gòu)并無悖離本發(fā)明的精神與范圍，且他們能在不違背本發(fā)明的精神和范圍之下，做各式各樣的改變、取代和替換。