本申請(qǐng)享有以日本專(zhuān)利申請(qǐng)2015-110844號(hào)(申請(qǐng)日：2015年5月29日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照所述基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。

背景技術(shù)：

為了謀求半導(dǎo)體裝置的省空間化、高性能化及大容量化，有時(shí)將半導(dǎo)體芯片積層。存在以下裝置，即為了獲得積層的半導(dǎo)體芯片的電連接，使用被稱(chēng)為T(mén)SV(Through Silicon Via，硅穿孔)的貫通電極。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的一實(shí)施方式提供一種能夠提高具有貫通電極的半導(dǎo)體芯片的配線(xiàn)布局自由度的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。

根據(jù)本發(fā)明的一實(shí)施方式，具備半導(dǎo)體層、多層配線(xiàn)、柵極電極及貫通電極。多層配線(xiàn)與柵極電極設(shè)置在所述半導(dǎo)體層。貫通電極貫通所述半導(dǎo)體層，且與所述多層配線(xiàn)中的最下層配線(xiàn)直接接觸。

附圖說(shuō)明

圖1是表示第1實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的剖視圖。

圖2是將圖1的E1部分的構(gòu)成例放大表示的剖視圖。

圖3(a)是表示圖2的通孔60的配置例的俯視圖，圖3(b)是表示圖2的通孔58的配置例的俯視圖，圖3(c)是表示圖2的通孔56的配置例的俯視圖。

圖4是表示能夠應(yīng)用于圖1的半導(dǎo)體裝置的配線(xiàn)布局的一例的剖視圖。

圖5是表示應(yīng)用于第2實(shí)施方式的半導(dǎo)體裝置的貫通電極的連接構(gòu)造的剖視圖。

圖6(a)及圖6(b)是表示第3實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

圖7(a)及圖7(b)是表示第3實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

圖8(a)是表示第4實(shí)施方式的半導(dǎo)體裝置的正面測(cè)試焊墊的布局例的俯視圖，圖8(b)是將第4實(shí)施方式的半導(dǎo)體裝置的正面電極放大表示的俯視圖，圖8(c)是將第4實(shí)施方式的半導(dǎo)體裝置的正面測(cè)試焊墊放大表示的俯視圖，圖8(d)是表示第4實(shí)施方式的半導(dǎo)體裝置的背面測(cè)試焊墊的布局例的俯視圖。

圖9是表示圖8(c)的正面測(cè)試焊墊與貫通電極的連接構(gòu)造的一例的剖視圖。

圖10(a)是表示對(duì)第4實(shí)施方式的半導(dǎo)體裝置進(jìn)行測(cè)試時(shí)探針卡的配置方法的俯視圖，圖10(b)是將圖10(a)的探針接腳的接觸狀態(tài)放大表示的剖視圖。

具體實(shí)施方式

以下參照附圖，詳細(xì)地說(shuō)明實(shí)施方式的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。此外，本發(fā)明并不受這些實(shí)施方式限定。

(第1實(shí)施方式)

圖1是表示第1實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的剖視圖。此外，在以下的實(shí)施方式中，采用積層八層半導(dǎo)體芯片的構(gòu)成為例，但也可以為積層N(N為2以上的整數(shù))層半導(dǎo)體芯片的構(gòu)成。另外，在以下的實(shí)施方式中，作為半導(dǎo)體裝置，采用NAND(Not AND，與非)閃存為例，但半導(dǎo)體裝置既可以為DRAM(Dynamic Random Access Memory，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)、FRAM(注冊(cè)商標(biāo))(Ferroelectric Random Access Memory，鐵電隨機(jī)存取存儲(chǔ)器)、MRAM(Magnetoresistive Random Access Memory，磁阻隨機(jī)存取存儲(chǔ)器)、PCRAM(Phase Change Random Access Memory，相變隨機(jī)存取存儲(chǔ)器)等，也可以為邏輯電路或處理器等。此外，圖1中表示方向的詞語(yǔ)即正與背是表示當(dāng)將圖1中的支撐板1側(cè)設(shè)為正且將安裝基板21側(cè)設(shè)為背時(shí)的方向，圖2～圖10中的正與背未必一致。

在圖1中，芯片積層體TA1具備積層后的半導(dǎo)體芯片P1～P8。此時(shí)，各半導(dǎo)體芯片P1～P8的厚度能夠設(shè)定為40μm以下。為了防止在操作芯片積層體TA1時(shí)破壞芯片積層體TA1，芯片積層體TA1能夠經(jīng)由粘附層2而固定在支撐板1。支撐板1可以使用例如引線(xiàn)框架等金屬板。支撐板1的材料既可以為Cu，也可以為42合金(Fe-Ni系合金)。粘附層2既可以使用絕緣性樹(shù)脂，也可以使用粘片膜。

在各半導(dǎo)體芯片P1～P8設(shè)置著單元區(qū)域MA1、MA2。在各單元區(qū)域MA1、MA2， 可以將NAND單元設(shè)置為陣列狀或設(shè)置讀出放大器或解碼器等周邊電路。此時(shí)，在各單元區(qū)域MA1、MA2中，能夠以維持單元圖案的配置的規(guī)則性的方式配置NAND單元。

在各半導(dǎo)體芯片P2～P8，設(shè)置著貫通電極5。此時(shí)，在半導(dǎo)體芯片P1，可以不設(shè)置貫通電極5。各貫通電極5是利用側(cè)壁絕緣膜4而與半導(dǎo)體芯片P2～P8絕緣。貫通電極5的材料可以使用Cu、Ni或Al等。在貫通電極5與側(cè)壁絕緣膜4之間也可以有TiN等障壁金屬膜。在各半導(dǎo)體芯片P2～P8中，貫通電極5可以配置在不擾亂各單元區(qū)域MA1、MA2中的單元圖案的配置的規(guī)則性的位置。因此，貫通電極5設(shè)置在各單元區(qū)域MA1、MA2內(nèi)欠佳，優(yōu)選設(shè)置在各單元區(qū)域MA1、MA2的周?chē)?。此處，通過(guò)維持各單元區(qū)域MA1、MA2中的單元圖案的配置的規(guī)則性，能夠提高曝光時(shí)的分辨率，且能夠提高NAND單元的集成度。另外，為了防止因各半導(dǎo)體芯片P1～P8的翹曲所引起的各半導(dǎo)體芯片P1～P8間的貫通電極5的連接不良，貫通電極5也可以設(shè)置在各單元區(qū)域MA1、MA2間。

在半導(dǎo)體芯片P1的背面?zhèn)仍O(shè)置著背面電極6A。在各半導(dǎo)體芯片P2～P7的背面?zhèn)仍O(shè)置著背面電極6B，在半導(dǎo)體芯片P8的背面?zhèn)仍O(shè)置著背面電極6C、6D。另外，在半導(dǎo)體芯片P8的背面?zhèn)仍O(shè)置著背面配線(xiàn)9C、9D。背面配線(xiàn)9D可以配置在通過(guò)背面配線(xiàn)9D的信號(hào)不與通過(guò)貫通電極5的信號(hào)干涉的位置。在各半導(dǎo)體芯片P2～P8的正面?zhèn)仍O(shè)置著正面電極7B。

在各半導(dǎo)體芯片P2～P7中，背面電極6B連接在貫通電極5的背面?zhèn)取Ｔ诎雽?dǎo)體芯片P8中，背面配線(xiàn)9C連接在貫通電極5的背面?zhèn)龋趁骐姌O6C連接在背面配線(xiàn)9C。另外，在半導(dǎo)體芯片P8中，背面電極6D連接在背面配線(xiàn)9D。在背面配線(xiàn)9D的端部設(shè)置著焊墊電極10。在各半導(dǎo)體芯片P2～P8中，正面電極7B連接在貫通電極5的正面?zhèn)取０雽?dǎo)體芯片P1的背面電極6A連接在半導(dǎo)體芯片P2的正面電極7B。在半導(dǎo)體芯片P2～P8間，使在積層方向相鄰的半導(dǎo)體芯片P2～P8的背面電極6B與正面電極7B連接。在半導(dǎo)體芯片P8的背面?zhèn)仍O(shè)置著接口芯片3。此外，接口芯片3能夠與各半導(dǎo)體芯片P1～P8進(jìn)行數(shù)據(jù)通信。此時(shí)，接口芯片3能夠經(jīng)由貫通電極5而對(duì)各半導(dǎo)體芯片P1～P8發(fā)送寫(xiě)入數(shù)據(jù)、指令或地址，或從各半導(dǎo)體芯片P1～P8接收讀取數(shù)據(jù)。也可以代替接口芯片3，而設(shè)置對(duì)各半導(dǎo)體芯片P1～P8進(jìn)行讀寫(xiě)控制的控制器芯片。在接口芯片3設(shè)置著正面電極7C、7D。半導(dǎo)體芯片P8的背面電極6C、6D分別連接在接口芯片3的正面電極7C、7D。此外，背面電極6A、6B或正面電極7B可以使用焊料凸塊等突出電極，以確保半導(dǎo)體芯片P1～P8間的間隔SP1。此時(shí)，背面電極6A、6B及正面電極7B這兩者既可以為突出電極，也可以為突出電極與平面電極的組合。背面電極6A、6B 及正面電極7B的材料既可以為Au、Cu、Ni、Sn、Pg、Ag等單層膜，也可以為積層膜。當(dāng)將焊料材用作背面電極6A、6B及正面電極7B的材料時(shí)，可以使用例如Sn-Cu合金、Sn-Ag合金等。背面配線(xiàn)9C、9D的材料可以使用例如Cu等。焊墊電極10的材料可以使用例如形成在Cu上的Ni或Ni-Pd合金等。也可以在焊墊電極10的Ni或Ni-Pd合金的表面設(shè)置Au覆膜。也可以對(duì)焊墊電極10的Ni或Ni-Pd合金的表面實(shí)施Sn鍍敷。

在半導(dǎo)體芯片P1～P8間，沿它們的積層方向設(shè)置著確保間隔SP1的間隔件8。間隔SP1可以設(shè)定在10～20μm左右的范圍內(nèi)。間隔件8的材料可以使用小于背面電極6A、6B、6C、6D與正面電極7B、7C、7D的接合溫度且具有粘附性的絕緣性樹(shù)脂。例如，當(dāng)將背面電極6A、6B、6C、6D與正面電極7B、7C、7D焊料接合時(shí)，可以使用溫度低于焊料的回流焊溫度且具有粘附性的絕緣性樹(shù)脂。例如間隔件8的材料可以使用環(huán)氧樹(shù)脂、聚酰亞胺樹(shù)脂、丙烯酸系樹(shù)脂、酚樹(shù)脂或苯并環(huán)丁烯樹(shù)脂等。此處，間隔件8能夠利用貫通電極5來(lái)加強(qiáng)維持間隔SP1。此時(shí)，間隔件8可以配置在單元區(qū)域MA1、MA2上。由此，在以避開(kāi)各單元區(qū)域MA1、MA2內(nèi)的方式配置著貫通電極5的情況下，也能夠穩(wěn)定地維持半導(dǎo)體芯片P1～P8間的間隔SP1。

芯片積層體TA1是以被突出電極11支撐的狀態(tài)覆晶安裝在安裝基板21上。此時(shí)，在芯片積層體TA1與安裝基板21之間設(shè)置著間隔SP2。該間隔SP2可以設(shè)定為50μm左右。接口芯片3可以配置在間隔SP2。在安裝基板21的正面?zhèn)仍O(shè)置著焊盤(pán)電極22A及印刷配線(xiàn)22B，在安裝基板21的背面?zhèn)仍O(shè)置著焊盤(pán)電極24A及印刷配線(xiàn)24B。焊盤(pán)電極22A的周?chē)坝∷⑴渚€(xiàn)22B被阻焊劑23覆蓋。焊盤(pán)電極24A的周?chē)坝∷⑴渚€(xiàn)24B被阻焊劑25覆蓋。突出電極11與焊墊電極10及焊盤(pán)電極22A接合。突出電極26與焊盤(pán)電極24A接合。突出電極11、26的材料既可以為Au、Cu、Ni、Sn、Pg、Ag等單層膜，也可以為積層膜。當(dāng)將焊料材用作突出電極11、26的材料時(shí)，可以使用例如Sn-Cu合金、Sn-Ag合金等。焊盤(pán)電極22A、24A及印刷配線(xiàn)22B、24B的材料可以使用Cu等。也可以在焊盤(pán)電極22A、24A中從阻焊劑23、25露出的部分形成Au覆膜。安裝基板21的基材可以使用例如BT(Bismaleimide Triazine，雙馬來(lái)酰亞胺三嗪)樹(shù)脂等。

在半導(dǎo)體芯片P1～P8間的間隔SP1填充著密封樹(shù)脂(例如底部填充樹(shù)脂12A)。在芯片積層體TA1與安裝基板21之間的間隔SP2填充著密封樹(shù)脂(例如底部填充樹(shù)脂12B)。支撐板1、芯片積層體TA1及接口芯片3是在安裝基板21上被密封樹(shù)脂12C密封。該密封樹(shù)脂12C可以使用模具樹(shù)脂。底部填充樹(shù)脂12A、12B及密封樹(shù)脂12C可以使用例如環(huán)氧樹(shù)脂。

圖2是表示將圖1的E1部分的構(gòu)成例放大表示的剖視圖。此外，圖2中的表示方 向的詞語(yǔ)即正與背是表示與圖1中的正與背相反的方向。也就是說(shuō)，圖2中的正面電極64相當(dāng)于背面電極6B，背面電極67相當(dāng)于正面電極7A。

在圖2中，在半導(dǎo)體芯片P1設(shè)置著半導(dǎo)體基板(半導(dǎo)體層)30。在半導(dǎo)體基板30形成著埋式阱31B。在埋式阱31B中形成著單元阱31A，在單元阱31A，可以設(shè)置存儲(chǔ)單元陣列。此外，半導(dǎo)體基板30的材料可以從例如Si、Ge、SiGe、GaAs、AlGaAs、InP、GaP、InGaAs、GaN、SiC等中選擇。另外，在半導(dǎo)體基板30形成著元件分離層52。此外，元件分離層52可以使用例如STI(Shallow Trench Isolation，淺溝槽隔離)構(gòu)造。

而且，在單元區(qū)域MA1中，在單元阱31A上介隔隧道絕緣膜47而配置電荷蓄積層35。另外，在單元阱31A上，在這些電荷蓄積層35的兩側(cè)，分別介隔柵極絕緣膜49、50而配置選擇柵極電極39、40。另外，在電荷蓄積層35上介隔中間絕緣膜48而配置控制柵極電極36。此處，能夠利用一個(gè)電荷蓄積層35與電荷蓄積層35上的控制柵極電極36構(gòu)成一個(gè)存儲(chǔ)單元。在選擇柵極電極39、40內(nèi)配置著具有開(kāi)口EI的中間絕緣膜48-1。換句話(huà)說(shuō)，可以說(shuō)選擇柵極電極39、40被中間絕緣膜48-1分為上部電極與下部電極，并通過(guò)開(kāi)口EI而使上部電極與下部電極電連接。

而且，在單元阱31A，形成著配置在電荷蓄積層35間或電荷蓄積層35與選擇柵極電極39、40之間的雜質(zhì)擴(kuò)散層32，并且形成著分別配置在選擇柵極電極39、40的單側(cè)的雜質(zhì)擴(kuò)散層33、34。雜質(zhì)擴(kuò)散層34是經(jīng)由接觸電極37而連接在位線(xiàn)BL，雜質(zhì)擴(kuò)散層33是經(jīng)由接觸電極38而連接在源極線(xiàn)SCE。此外，在平面NAND存儲(chǔ)器中，各存儲(chǔ)單元的控制柵極電極36能夠構(gòu)成字線(xiàn)WL1～WLh(h為正整數(shù))。

另外，在半導(dǎo)體基板30上，介隔柵極絕緣膜51而形成著柵極電極46。在柵極電極46中配置著具有開(kāi)口EI的中間絕緣膜48-2。換句話(huà)說(shuō)，可以說(shuō)柵極電極46被中間絕緣膜48-2分為上部電極與下部電極，并通過(guò)開(kāi)口EI而使上部電極與下部電極電連接。在控制柵極電極36、選擇柵極電極39、40及柵極電極46上，設(shè)置著頂蓋絕緣膜43。頂蓋絕緣膜43能夠用作形成控制柵極電極36、選擇柵極電極39、40及柵極電極46時(shí)的硬質(zhì)掩模。頂蓋絕緣膜43可以使用例如SiN等。而且，在半導(dǎo)體基板30，以?shī)A著柵極電極46下的通道區(qū)域的方式形成著雜質(zhì)擴(kuò)散層44、45。而且，雜質(zhì)擴(kuò)散層44、45分別連接在接觸電極41、42。此外，例如單元阱31A可以形成為P型，埋式阱31B及雜質(zhì)擴(kuò)散層32、33、34、44、45可以形成為N型。電荷蓄積層35的材料可以使用例如多晶硅?？刂茤艠O電極36、選擇柵極電極39、40及柵極電極46的材料可以使用例如鎢。隧道絕緣膜47及柵極絕緣膜49、50、51的材料可以使用例如SiO₂。

另外，在半導(dǎo)體基板30上形成著層間絕緣膜68。在層間絕緣膜68上形成著電源線(xiàn) 65。在電源線(xiàn)65上形成著無(wú)機(jī)系保護(hù)膜62，在無(wú)機(jī)系保護(hù)膜62上形成著有機(jī)系保護(hù)膜63。層間絕緣膜68及無(wú)機(jī)系保護(hù)膜62的材料可以使用例如SiN、SiO₂或它們的積層膜。有機(jī)系保護(hù)膜63的材料可以使用例如聚酰亞胺系樹(shù)脂膜或酚系樹(shù)脂膜。

在元件分離層52上形成著中間絕緣膜53，在中間絕緣膜53上形成著多層配線(xiàn)MH1。在多層配線(xiàn)MH1設(shè)置著最下層連接配線(xiàn)54、下層連接配線(xiàn)57、上層連接配線(xiàn)59及最上層連接配線(xiàn)61?？梢允棺钌蠈舆B接配線(xiàn)61的厚度厚于下層連接配線(xiàn)57及上層連接配線(xiàn)59的厚度。例如，最上層連接配線(xiàn)61的厚度可以設(shè)定為500nm以上，下層連接配線(xiàn)57及上層連接配線(xiàn)59的厚度可以設(shè)定為100nm以下。在最下層連接配線(xiàn)54上設(shè)置著頂蓋絕緣膜55。最下層連接配線(xiàn)54與下層連接配線(xiàn)57是經(jīng)由通孔56而連接。下層連接配線(xiàn)57與上層連接配線(xiàn)59是經(jīng)由通孔58而連接。上層連接配線(xiàn)59與最上層連接配線(xiàn)61是經(jīng)由通孔60而連接。通孔60能夠以避開(kāi)貫通電極66的正上方的方式配置(設(shè)置在除正上方以外的位置)。

中間絕緣膜48、48-1、48-2、53可以利用相同的材料構(gòu)成。例如，中間絕緣膜48、48-1、48-2、53可以使用NONON(N為SiN，O為SiO₂)的五層構(gòu)造。中間絕緣膜48、48-1、48-2、53能夠通過(guò)同一成膜步驟及蝕刻步驟而形成。此外，可以省略中間絕緣膜53。

最下層連接配線(xiàn)54可以利用與柵極電極46相同的材料構(gòu)成。最下層連接配線(xiàn)54及柵極電極46可以屬于多層配線(xiàn)MH1中的最下層配線(xiàn)。柵極電極46與最下層連接配線(xiàn)54能夠通過(guò)同一成膜步驟及蝕刻步驟形成。

下層連接配線(xiàn)57可以利用與源極線(xiàn)SCE相同的材料構(gòu)成。下層連接配線(xiàn)57及源極線(xiàn)SCE可以屬于多層配線(xiàn)MH1中的下層配線(xiàn)。下層連接配線(xiàn)57及源極線(xiàn)SCE能夠通過(guò)同一成膜步驟及CMP(Chemical Mechanical Polishing，化學(xué)機(jī)械拋光)步驟形成。下層連接配線(xiàn)57及通孔56能夠通過(guò)雙道金屬鑲嵌步驟一次形成。下層連接配線(xiàn)57、通孔56及源極線(xiàn)SCE可以使用W等高熔點(diǎn)金屬。作為下層連接配線(xiàn)57、通孔56及源極線(xiàn)SCE的基底層，也可以是Ti或TiN等障壁金屬膜。

上層連接配線(xiàn)59可以利用與位線(xiàn)BL相同的材料構(gòu)成。上層連接配線(xiàn)59及位線(xiàn)BL可以屬于多層配線(xiàn)MH1中的上層配線(xiàn)。上層連接配線(xiàn)59及位線(xiàn)BL能夠通過(guò)同一成膜步驟及CMP步驟形成。上層連接配線(xiàn)59及通孔58能夠通過(guò)雙道金屬鑲嵌步驟一次形成。上層連接配線(xiàn)59、通孔58及位線(xiàn)BL可以使用Cu等中熔點(diǎn)金屬。作為上層連接配線(xiàn)59、通孔58及位線(xiàn)BL的基底層，也可以是Ti或TiN等障壁金屬膜。

最上層連接配線(xiàn)61可以利用與電源線(xiàn)65相同的材料構(gòu)成。最上層連接配線(xiàn)61及 電源線(xiàn)65可以屬于多層配線(xiàn)MH1中的最上層配線(xiàn)。最上層連接配線(xiàn)61及電源線(xiàn)65能夠通過(guò)同一成膜步驟及蝕刻步驟形成。最上層連接配線(xiàn)61、通孔60及電源線(xiàn)65可以使用Al等低熔點(diǎn)金屬。此時(shí)，最上層連接配線(xiàn)61可以使用剛性比上層連接配線(xiàn)59及下層連接配線(xiàn)57低的金屬。最下層連接配線(xiàn)54、下層連接配線(xiàn)57、上層連接配線(xiàn)59及通孔56、58、60可以埋入至層間絕緣膜68。最上層連接配線(xiàn)61可以配置在層間絕緣膜68上。最上層連接配線(xiàn)61的周?chē)粺o(wú)機(jī)系保護(hù)膜62覆蓋，并且在最上層連接配線(xiàn)61上，形成有正面電極64作為圖1的背面電極6B。

在半導(dǎo)體基板30，設(shè)置著貫通電極66作為圖1的貫通電極5。貫通電極66是利用側(cè)壁絕緣膜65而與半導(dǎo)體基板30絕緣。貫通電極66的正面?zhèn)扰c最下層連接配線(xiàn)54接合。在貫通電極66的背面?zhèn)龋O(shè)置著背面電極67作為圖1的正面電極7A。

此處，通過(guò)使貫通電極66與最下層連接配線(xiàn)54直接接觸，能夠在貫通電極66的上方設(shè)置配線(xiàn)。因此，與將貫通電極66連接在最上層連接配線(xiàn)61的構(gòu)成相比，能夠提高多層配線(xiàn)MH1的配線(xiàn)布局的自由度。另外，當(dāng)最下層連接配線(xiàn)54使用蝕刻配線(xiàn)，并且下層連接配線(xiàn)57及上層連接配線(xiàn)59使用金屬鑲嵌配線(xiàn)時(shí)，在最下層連接配線(xiàn)54未產(chǎn)生凹陷，在下層連接配線(xiàn)57及上層連接配線(xiàn)59卻產(chǎn)生凹陷。因此，通過(guò)將貫通電極66與最下層連接配線(xiàn)54接合，和將貫通電極66與下層連接配線(xiàn)57或上層連接配線(xiàn)59接合的構(gòu)成相比，能夠提高與貫通電極66的接合面為相反側(cè)的面的平坦性。因此，能夠減少貫通電極66穿透最下層連接配線(xiàn)54的危險(xiǎn)性，能夠減少高電阻不良。

進(jìn)而，通過(guò)以避開(kāi)貫通電極66的正上方的方式配置通孔60，能夠提高最上層連接配線(xiàn)61的可撓性。因此，能夠使最上層連接配線(xiàn)61具有緩沖性，而能夠使通過(guò)正面電極64或背面電極67對(duì)貫通電極66施加荷重時(shí)的應(yīng)力分散，因此能夠防止最下層連接配線(xiàn)54、下層連接配線(xiàn)57或上層連接配線(xiàn)59破壞。

圖3(a)是表示圖2的通孔60的配置例的俯視圖，圖3(b)是表示圖2的通孔58的配置例的俯視圖，圖3(c)是表示圖2的通孔56的配置例的俯視圖。

在圖3(a)中，在最上層連接配線(xiàn)61下，在貫通電極66的周?chē)渲弥?0，在貫通電極66的正上方未配置通孔60。由此，能夠提高最上層連接配線(xiàn)61的可撓性，而能夠使對(duì)正面電極64或貫通電極66施加荷重時(shí)的應(yīng)力分散。

在圖3(b)中，在上層連接配線(xiàn)59下能以均等的間隔配置通孔58。此時(shí)，為了減少對(duì)通孔58施加的荷重，可以在貫通電極66的正上方也配置通孔58。

在圖3(c)中，在下層連接配線(xiàn)57下能以均等的間隔配置通孔56。此時(shí)，為了減少對(duì)通孔56施加的荷重，可以在貫通電極66的正上方也配置通孔56。

此外，在上述實(shí)施方式中，作為與形成在半導(dǎo)體基板30上的貫通電極66連接的多層配線(xiàn)MH1，采用四層配線(xiàn)(最下層配線(xiàn)、下層配線(xiàn)、上層配線(xiàn)及最上層配線(xiàn))為例，但只要為兩層以上的配線(xiàn)，則無(wú)論幾層均可。此時(shí)，在主動(dòng)區(qū)域中，最下層配線(xiàn)能夠用于控制形成在半導(dǎo)體基板30的通道區(qū)域的導(dǎo)電性的柵極電極。

圖4是表示能夠應(yīng)用于圖1的半導(dǎo)體裝置的配線(xiàn)布局的一例的剖視圖。此外，在圖4中，采用配置著三個(gè)貫通電極66A～66C的構(gòu)成為例。

在圖4中，在半導(dǎo)體基板30形成著元件分離層52。在元件分離層52上形成著中間絕緣膜53A～53C，在中間絕緣膜53A～53C上形成著多層配線(xiàn)MH2。在多層配線(xiàn)MH2，設(shè)置著最下層連接配線(xiàn)54A～54C、下層連接配線(xiàn)57A、57B、上層連接配線(xiàn)59A及最上層連接配線(xiàn)61A～61C。在最下層連接配線(xiàn)54A～54C上分別設(shè)置著頂蓋絕緣膜55A～55C。最下層連接配線(xiàn)54A～54C分別配置在中間絕緣膜53A～53C上。下層連接配線(xiàn)57A配置在最下層連接配線(xiàn)54A上。下層連接配線(xiàn)57B配置在最下層連接配線(xiàn)54B、54C上。上層連接配線(xiàn)59A配置在下層連接配線(xiàn)57A、57B上。最上層連接配線(xiàn)61A、61B配置在上層連接配線(xiàn)59A上。最上層連接配線(xiàn)61C配置在下層連接配線(xiàn)57B上。

最下層連接配線(xiàn)54A與下層連接配線(xiàn)57A是經(jīng)由通孔56A而連接。最下層連接配線(xiàn)54B與下層連接配線(xiàn)57B是經(jīng)由通孔56B而連接，最下層連接配線(xiàn)54C與下層連接配線(xiàn)57B是經(jīng)由通孔56C而連接。下層連接配線(xiàn)57A與上層連接配線(xiàn)59A是經(jīng)由通孔58A而連接，下層連接配線(xiàn)57B與上層連接配線(xiàn)59A是經(jīng)由通孔58B而連接。上層連接配線(xiàn)59A與最上層連接配線(xiàn)61A是經(jīng)由通孔60A而連接，上層連接配線(xiàn)59A與最上層連接配線(xiàn)61B是經(jīng)由通孔60B而連接。通孔60A能夠以避開(kāi)貫通電極66A的正上方的方式配置，通孔60B能夠以避開(kāi)貫通電極66B的正上方的方式配置。

最下層連接配線(xiàn)54A～54C、下層連接配線(xiàn)57A、57B、上層連接配線(xiàn)59A及最上層連接配線(xiàn)61A～61C及通孔56A～56C、58A、58B、60A、60B可以埋入至層間絕緣膜68。最上層連接配線(xiàn)61A～61C可以配置在層間絕緣膜68上。最上層連接配線(xiàn)61A～61C的周?chē)粺o(wú)機(jī)系保護(hù)膜62覆蓋，并且在最上層連接配線(xiàn)61A～61C上，分別形成著正面電極64A～64C。

在半導(dǎo)體基板30，設(shè)置著貫通電極66A～66C。貫通電極66A～66C分別利用側(cè)壁絕緣膜65A～65C而與半導(dǎo)體基板30絕緣。貫通電極66A～66C的正面?zhèn)扰c最下層連接配線(xiàn)54A～54C分別接合。在貫通電極66A～66C的背面?zhèn)龋謩e設(shè)置著背面電極67A～67C。

此處，通過(guò)使貫通電極66A～66C與最下層連接配線(xiàn)54A～54C分別直接接觸，能 夠?qū)⑾聦舆B接配線(xiàn)57A及上層連接配線(xiàn)59A設(shè)置在貫通電極66A的正上方，或?qū)⑾聦舆B接配線(xiàn)57B及上層連接配線(xiàn)59B設(shè)置在貫通電極66B的正上方，或?qū)⑾聦舆B接配線(xiàn)57B設(shè)置在貫通電極66C的正上方。因此，能夠經(jīng)由上層連接配線(xiàn)59A而將貫通電極66A、66B電連接，或經(jīng)由下層連接配線(xiàn)57B而將貫通電極66B、66C電連接，而能夠提高多層配線(xiàn)MH1的配線(xiàn)布局的自由度。

(第2實(shí)施方式)

圖5是表示應(yīng)用于第2實(shí)施方式的半導(dǎo)體裝置的貫通電極的連接構(gòu)造的剖視圖。

在圖5的構(gòu)成中，將第1導(dǎo)電層54-1、第2導(dǎo)電層54-2及第3導(dǎo)電層54-3的積層構(gòu)造用于圖2的最下層連接配線(xiàn)54。第1導(dǎo)電層54-1可以使用多晶硅，第2導(dǎo)電層54-2可以使用WN，第3導(dǎo)電層54-3可以使用W。第3導(dǎo)電層54-3的材料可以從Al、Cu、W、NiSi、CoSi及Mn中選擇。在第1導(dǎo)電層54-1、第2導(dǎo)電層54-2及第3導(dǎo)電層54-3的側(cè)壁形成著側(cè)墻69。側(cè)墻69的材料可以使用例如SiO₂。而且，貫通電極66與第3導(dǎo)電層54-3接合。此時(shí)，貫通電極66能夠與第1導(dǎo)電層54-1、第2導(dǎo)電層54-2及第3導(dǎo)電層54-3的電阻最低的導(dǎo)電層直接接觸。

另外，作為層間絕緣膜68，設(shè)置著層間絕緣膜68A～68D。第1導(dǎo)電層54-1、第2導(dǎo)電層54-2及第3導(dǎo)電層54-3埋入至層間絕緣膜68A。利用蝕刻而使第1導(dǎo)電層54-1、第2導(dǎo)電層54-2及第3導(dǎo)電層54-3圖案化，由此，能夠使在第1導(dǎo)電層54-1、第2導(dǎo)電層54-2及第3導(dǎo)電層54-3不產(chǎn)生凹陷。

通孔56及下層連接配線(xiàn)57埋入至層間絕緣膜68B。此時(shí)，由于利用雙道金屬鑲嵌形成通孔56及下層連接配線(xiàn)57，所以在下層連接配線(xiàn)57產(chǎn)生凹陷57D。

通孔58及上層連接配線(xiàn)59埋入至層間絕緣膜68C。此時(shí)，由于利用雙道金屬鑲嵌形成通孔58及上層連接配線(xiàn)59，所以在上層連接配線(xiàn)59產(chǎn)生凹陷59D。

通孔60埋入至層間絕緣膜68D，最上層連接配線(xiàn)61配置在層間絕緣膜68D上。

此處，通過(guò)使貫通電極66與第3導(dǎo)電層54-3直接接觸，和與第1導(dǎo)電層54-1或第2導(dǎo)電層54-2接合的情況相比，能夠減小接觸電阻。另外，通過(guò)使貫通電極66與第3導(dǎo)電層54-3直接接觸，相對(duì)于使貫通電極66與下層連接配線(xiàn)57或上層連接配線(xiàn)59接合的構(gòu)成來(lái)說(shuō)，能夠防止因凹陷57D、59D而引起的接合不良。

此外，在圖5的實(shí)施方式中，表示出圖2的最下層連接配線(xiàn)54為三層構(gòu)造的情況，但最下層連接配線(xiàn)54并不限定于三層構(gòu)造，無(wú)論幾層均可。

(第3實(shí)施方式)

圖6(a)、圖6(b)、圖7(a)及圖7(b)是表示第3實(shí)施方式的半導(dǎo)體裝置的制造方法的 剖視圖。

在圖6(a)中，在半導(dǎo)體基板71形成元件分離層72。接下來(lái)，利用CVD或?yàn)R鍍等方法在元件分離層72上使中間絕緣材及最下層導(dǎo)電材依次成膜之后，利用光刻技術(shù)及RIE(Reactive Ion Etching，反應(yīng)性離子蝕刻)技術(shù)而將中間絕緣材及最下層導(dǎo)電材圖案化，由此，在元件分離層72上形成中間絕緣膜73及最下層連接配線(xiàn)74。接下來(lái)，在利用CVD等方法在最下層連接配線(xiàn)74上成膜層間絕緣膜82之后，利用雙道金屬鑲嵌將經(jīng)由通孔76而連接在最下層連接配線(xiàn)74的下層連接配線(xiàn)77埋入至層間絕緣膜82。接下來(lái)，在利用CVD等方法在下層連接配線(xiàn)77上成膜層間絕緣膜82之后，利用雙道金屬鑲嵌將經(jīng)由通孔78而連接在下層連接配線(xiàn)77的上層連接配線(xiàn)79埋入至層間絕緣膜82。接下來(lái)，在利用CVD等方法在上層連接配線(xiàn)79上成膜層間絕緣膜82之后，將連接在上層連接配線(xiàn)79的通孔80埋入至層間絕緣膜82。接下來(lái)，在層間絕緣膜82上形成經(jīng)由通孔80而連接在上層連接配線(xiàn)79的最上層連接配線(xiàn)81。接下來(lái)，在層間絕緣膜82上形成以最上層連接配線(xiàn)81的表面露出的方式經(jīng)圖案化的無(wú)機(jī)系保護(hù)膜83A。接下來(lái)，在無(wú)機(jī)系保護(hù)膜83A上形成以最上層連接配線(xiàn)81的表面露出的方式經(jīng)圖案化的有機(jī)系保護(hù)膜83B。接下來(lái)，在最上層連接配線(xiàn)81上形成障壁金屬膜84A及凸塊電極84B，在凸塊電極84B上形成金屬被覆膜84C。障壁金屬膜84A的材料可以使用例如積層在Ti上的包含Cu的兩層構(gòu)造。凸塊電極84B的材料可以使用例如Ni。金屬被覆膜84C能夠使凸塊電極84B提高焊料潤(rùn)濕性，且金屬被覆膜84C可以使用例如Au。

接下來(lái)，經(jīng)由粘附層S1而將半導(dǎo)體基板71的正面?zhèn)日掣皆谥位錝2。此時(shí)，能夠使半導(dǎo)體基板71為晶片狀態(tài)。此外，支撐基板S2的材料既可以為Si，也可以為玻璃。粘附層S1的材料可以使用熱固性樹(shù)脂。接下來(lái)，通過(guò)利用CMP或BSG等方法對(duì)半導(dǎo)體基板71的背面?zhèn)冗M(jìn)行研磨，而使半導(dǎo)體基板71薄膜化。此時(shí)，半導(dǎo)體基板71的厚度TS可以設(shè)定為50μm以下。接下來(lái)，利用CVD等方法在半導(dǎo)體基板71的背面依次成膜絕緣膜70A、70B。絕緣膜70A的材料可以使用SiO₂，絕緣膜70B的材料可以使用SiN。

接下來(lái)，如圖6(b)所示，利用光刻技術(shù)及RIE技術(shù)在半導(dǎo)體基板71形成貫通孔TB。此時(shí)，貫通孔TB的前端能夠利用中間絕緣膜73封止。貫通孔TB的直徑KS可以設(shè)定為10μmφ左右。

接下來(lái)，如圖7(a)所示，利用CVD等方法在貫通孔TB的側(cè)壁成膜側(cè)壁絕緣膜88。然后，通過(guò)貫通孔TB而蝕刻側(cè)壁絕緣膜88與中間絕緣膜73，由此使最下層連接配線(xiàn)74露出。

接下來(lái)，如圖7(b)所示，利用濺鍍等方法以將貫通孔TB的側(cè)壁覆蓋的方式依次成膜障壁金屬膜86A及籽晶層86B。障壁金屬膜86A的材料可以使用Ti，籽晶層86B的材料可以使用Cu。接下來(lái)，利用電場(chǎng)鍍敷等方法將貫通電極86C埋入至貫通孔TB內(nèi)。貫通電極86C的材料可以使用Ni。接下來(lái)，在貫通電極86C的表面形成基底金屬膜87A之后，在基底金屬膜87A上形成凸塊電極87B。基底金屬膜87A的材料可以使用Cu，凸塊電極87B的材料可以使用Sn。而且，在半導(dǎo)體基板71被支撐基板S2支撐的狀態(tài)下，使探針接腳與凸塊電極87B接觸，由此進(jìn)行半導(dǎo)體基板71的器件的測(cè)試。之后，在將切割帶等支撐帶貼附在半導(dǎo)體基板71的背面?zhèn)戎?，將粘附層S1及支撐基板S2從半導(dǎo)體基板71剝離。接下來(lái)，通過(guò)切割半導(dǎo)體基板71而將半導(dǎo)體基板71單片化為半導(dǎo)體芯片P1～P8。然后，當(dāng)將半導(dǎo)體芯片P1～P8積層時(shí)，上層的半導(dǎo)體芯片的凸塊電極87B與下層的半導(dǎo)體芯片的凸塊電極84B接合。此處，當(dāng)對(duì)凸塊電極84B使用Ni，對(duì)凸塊電極87B使用Sn時(shí)，在凸塊電極84B、87B接合時(shí)形成Ni-Sn合金。

(第4實(shí)施方式)

圖8(a)是表示第4實(shí)施方式的半導(dǎo)體裝置的正面測(cè)試焊墊的布局例的俯視圖，圖8(b)是將第4實(shí)施方式的半導(dǎo)體裝置的正面電極放大表示的俯視圖，圖8(c)是將第4實(shí)施方式的半導(dǎo)體裝置的正面測(cè)試焊墊放大表示的俯視圖，圖8(d)是表示第4實(shí)施方式的半導(dǎo)體裝置的背面測(cè)試焊墊的布局例的俯視圖。

在圖8(a)～圖8(d)中，在半導(dǎo)體芯片P11的正面?zhèn)?，設(shè)置著正面電極91及正面測(cè)試焊墊93。正面電極91能夠針對(duì)每一晶片在半導(dǎo)體芯片P11配置數(shù)萬(wàn)個(gè)左右。正面測(cè)試焊墊93能夠針對(duì)每一晶片在半導(dǎo)體芯片P11配置數(shù)千個(gè)左右。在半導(dǎo)體芯片P11的背面?zhèn)龋O(shè)置著背面電極95及背面測(cè)試焊墊96。背面測(cè)試焊墊96間的間隔能夠以如下方式測(cè)定：即便在測(cè)試時(shí)對(duì)背面測(cè)試焊墊96施加荷重，而將背面測(cè)試焊墊96破壞的情況下，相鄰的背面測(cè)試焊墊96也不會(huì)相互接觸。在半導(dǎo)體芯片P11埋入著貫通電極92、94。正面電極91與背面電極95是經(jīng)由貫通電極92而電連接。正面測(cè)試焊墊93與背面測(cè)試焊墊96是經(jīng)由貫通電極94而電連接?？梢允垢髫炌姌O92、94的直徑R1、R2相互相等，且可以設(shè)定為20μmφ以下。

此處，一個(gè)正面電極91及一個(gè)背面電極95連接在一個(gè)貫通電極92。一個(gè)正面測(cè)試焊墊93連接在三個(gè)貫通電極94，一個(gè)背面測(cè)試焊墊96連接在一個(gè)貫通電極94。連接在一個(gè)正面測(cè)試焊墊93的三個(gè)貫通電極94可以配置在假想三角形的頂點(diǎn)。此處，所謂假想三角形是方便表示貫通電極94的位置關(guān)系的假想圖形，不論有無(wú)呈三角形形狀的某些構(gòu)成自身。正面測(cè)試焊墊93的尺寸可以大于正面電極91的尺寸。正面測(cè)試焊墊93 的邊的長(zhǎng)度X2、Y2可以設(shè)定為80μm左右，正面電極91的邊的長(zhǎng)度X1、Y1可以設(shè)定為40μm左右。正面測(cè)試焊墊93的邊的長(zhǎng)度X2、Y2可以小于探針接腳的前端的直徑R3。此時(shí)，探針接腳121的前端的直徑R3可以設(shè)定為120～130μm左右。優(yōu)選在探針接腳121的可動(dòng)范圍內(nèi)，不配置除正面測(cè)試焊墊93以外的電極或間隔件8。

圖9是表示圖8(c)的正面測(cè)試焊墊與貫通電極的連接構(gòu)造的一例的剖視圖。此外，在圖9中，為了容易判斷，為方便起見(jiàn)而將連接在一個(gè)正面測(cè)試焊墊93的三個(gè)貫通電極94在一截面并排地表示。

在圖9中，在半導(dǎo)體芯片P11設(shè)置著半導(dǎo)體基板101。在半導(dǎo)體基板101形成著元件分離層102。在元件分離層102上形成著中間絕緣膜103，在中間絕緣膜103上形成著多層配線(xiàn)MH3。在多層配線(xiàn)MH3，設(shè)置著最下層連接配線(xiàn)104、下層連接配線(xiàn)107、上層連接配線(xiàn)109及最上層連接配線(xiàn)93。對(duì)于最下層連接配線(xiàn)104，可以使用第1導(dǎo)電層104-1、第2導(dǎo)電層104-2及第3導(dǎo)電層104-3的積層構(gòu)造。多層配線(xiàn)MH3能夠以與圖5的構(gòu)成相同的方式構(gòu)成。在最下層連接配線(xiàn)104上設(shè)置著頂蓋絕緣膜105。在第1導(dǎo)電層104-1、第2導(dǎo)電層104-2及第3導(dǎo)電層104-3的側(cè)壁形成著側(cè)墻119。最下層連接配線(xiàn)104與下層連接配線(xiàn)107是經(jīng)由通孔106而連接。下層連接配線(xiàn)107與上層連接配線(xiàn)109是經(jīng)由通孔108而連接。上層連接配線(xiàn)109與最上層連接配線(xiàn)93是經(jīng)由通孔110而連接。通孔110能夠以避開(kāi)貫通電極94的正上方的方式配置。

另外，在半導(dǎo)體基板101上，形成著層間絕緣膜118。在層間絕緣膜118上形成著無(wú)機(jī)系保護(hù)膜112。最上層連接配線(xiàn)93的周?chē)粺o(wú)機(jī)系保護(hù)膜112覆蓋，并且在最上層連接配線(xiàn)93及無(wú)機(jī)系保護(hù)膜112上形成著有機(jī)系保護(hù)膜113。

在半導(dǎo)體基板101，設(shè)置著貫通電極94。貫通電極94是利用側(cè)壁絕緣膜105而與半導(dǎo)體基板101絕緣。三個(gè)貫通電極94的正面?zhèn)扰c一個(gè)第3導(dǎo)電層104-3接合。在各貫通電極94的背面?zhèn)?，設(shè)置著一個(gè)背面電極96。

圖10(a)是表示對(duì)第4實(shí)施方式的半導(dǎo)體裝置進(jìn)行測(cè)試時(shí)探針卡的配置方法的俯視圖，圖10(b)是將圖10(a)的探針接腳的接觸狀態(tài)放大表示的剖視圖。

在圖10(a)中，在探針卡120設(shè)置著探針接腳121。探針接腳121可以使用例如彈簧針(spring pin)。探針卡120的材料可以使用例如陶瓷等。此時(shí)，探針接腳121收納在保持器122內(nèi)，探針接腳121以能夠升降的方式被彈簧123支撐。探針接腳可以設(shè)置相當(dāng)于正面測(cè)試焊墊93的個(gè)數(shù)的數(shù)量?？梢允固结樈幽_121的配置與正面測(cè)試焊墊93的配置對(duì)應(yīng)。探針卡120可以連接在測(cè)試器124。

而且，能夠通過(guò)以與連接在一個(gè)正面測(cè)試焊墊93的三個(gè)背面測(cè)試焊墊96同時(shí)接觸 的方式壓抵探針接腳121，而對(duì)半導(dǎo)體芯片P11進(jìn)行測(cè)試。通過(guò)將探針接腳121一次性壓抵至設(shè)置在半導(dǎo)體芯片P11的每一晶片數(shù)千個(gè)的背面測(cè)試焊墊96，能夠縮短半導(dǎo)體芯片P11的測(cè)試時(shí)間。只將在該測(cè)試中合格的半導(dǎo)體芯片P1～P8用于芯片積層體TA1，由此，能夠提高芯片積層體TA1的制造良率。

此處，在一個(gè)正面測(cè)試焊墊93連接三個(gè)貫通電極94，使一個(gè)探針接腳121同時(shí)與三個(gè)背面測(cè)試焊墊96接觸，由此，與利用兩個(gè)以下的背面測(cè)試焊墊96承受一個(gè)探針接腳121的荷重的情況相比，能夠減少對(duì)一個(gè)貫通電極94施加的負(fù)荷，從而能夠減少貫通電極94的損壞。進(jìn)而，使一個(gè)探針接腳121同時(shí)與三個(gè)背面測(cè)試焊墊96接觸，由此，與利用兩個(gè)以下的背面測(cè)試焊墊96承受一個(gè)探針接腳121的荷重的情況相比，能夠使對(duì)一個(gè)貫通電極94施加的負(fù)荷相等，能夠提高彈簧123的彈力，而能夠減少因彈簧123不回彈而造成的接觸不良。

另外，根據(jù)探針卡120與半導(dǎo)體芯片P11的熱膨脹系數(shù)的差異等，有探針卡120上的探針接腳121間的間隔與半導(dǎo)體芯片P11上的正面測(cè)試焊墊93間的間隔有偏差的情況。即便在該情況下，也能夠通過(guò)將連接在一個(gè)正面測(cè)試焊墊93的三個(gè)貫通電極94配置在三角形的頂點(diǎn)，而使一個(gè)探針接腳121始終同時(shí)與三個(gè)背面測(cè)試焊墊96接觸，與利用四個(gè)以上的背面測(cè)試焊墊96承受一個(gè)探針接腳121的荷重的情況相比，能夠使對(duì)一個(gè)貫通電極94施加的負(fù)荷均勻化。

雖對(duì)本發(fā)明的若干個(gè)實(shí)施方式進(jìn)行了說(shuō)明，但這些實(shí)施方式是作為示例而提出的，并非意圖限定發(fā)明的范圍。這些新穎的實(shí)施方式能以其他各種方式實(shí)施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)，進(jìn)行各種省略、替換、變更。這些實(shí)施方式或其變化包含在發(fā)明的范圍或主旨內(nèi)，并且包含在權(quán)利要求書(shū)所記載的發(fā)明及其均等的范圍內(nèi)。

[符號(hào)的說(shuō)明]

1 支撐板

2 粘附層

3 接口芯片

P1～P8 半導(dǎo)體芯片

MA1、MA2 單元區(qū)域

4 側(cè)壁絕緣膜

5 貫通電極

6A～6D 背面電極

7A～7D 正面電極

8 間隔件

9C、9D 背面配線(xiàn)

10 焊墊電極

11、26 突出電極

12A、12B 底部填充樹(shù)脂

12C 密封樹(shù)脂

21 安裝基板

22A、24A 焊盤(pán)電極

22B、24B 印刷配線(xiàn)

23、25 阻焊劑。