本發(fā)明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法。

背景技術：

隨著半導體制造技術的飛速發(fā)展，半導體器件正朝著更高的元件密度以及更高的集成度的方向發(fā)展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸變得比以往更短。然而，晶體管的柵極尺寸變短會使晶體管產生短溝道效應，進而產生漏電流，最終影響半導體器件的電學性能。目前，現有技術主要通過提高載流子遷移率來提高半導體器件性能。當載流子的遷移率提高，晶體管的驅動電流提高，則晶體管中的漏電流減少，而提高載流子遷移率的一個關鍵要素是提高晶體管溝道區(qū)中的應力，因此提高晶體管溝道區(qū)的應力可以極大地提高晶體管的性能。

現有技術提高晶體管溝道區(qū)應力的一種方法為：在晶體管的源區(qū)和漏區(qū)形成應力層。其中，PMOS晶體管的應力層材料為硅鍺(SiGe)，由于硅鍺和硅具有相同的晶格結構，即“金剛石”結構，而且在室溫下，硅鍺的晶格常數大于硅的晶格常數，因此硅和硅鍺之間存在晶格失配，使應力層能夠向溝道區(qū)提供壓應力，從而提高PMOS晶體管溝道區(qū)的載流子遷移率性能。相應地，NMOS晶體管的應力層材料為碳化硅(SiC)，由于在室溫下，碳化硅的晶格常數小于硅的晶格常數，因此硅和碳化硅之間存在晶格失配，能夠向溝道區(qū)提供拉應力，從而提高NMOS晶體管的性能。

然而，隨著半導體器件尺寸的縮小，形成應力層的工藝難度增大，而且以應力層形成的晶體管源區(qū)和漏區(qū)性能不良。

技術實現要素：

本發(fā)明解決的問題是提供一種半導體結構的形成方法，改善所形成半導體結構的性能，提高可靠性。

為解決上述問題，本發(fā)明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區(qū)域和第二區(qū)域，所述襯底的第一區(qū)域和第二區(qū)域表面分別具有柵極結構；在第一區(qū)域的柵極結構兩側的襯底內形成第一應力層；采用第一注入工藝在所述第一應力層內摻雜第一類型離子；在所述第一注入工藝之后，在所述第二區(qū)域的柵極結構兩側的襯底內形成第二應力層；采用第二注入工藝在所述第二應力層內摻雜第二類型離子。

可選的，所述第一類型離子為P型離子；所述P型離子包括硼離子或銦離子。

可選的，所述第一應力層的材料為硅鍺。

可選的，所述第二類型離子為N型離子；所述N型離子包括磷離子或砷離子。

可選的，所述第二應力層的材料為碳化硅。

可選的，還包括：在形成所述第一應力層之前，在所述第一區(qū)域的柵極結構側壁表面形成第一側墻。

可選的，所述第一應力層的形成步驟包括：以第一區(qū)域的柵極結構和第一側墻為掩膜，在第一區(qū)域的柵極結構兩側襯底內形成第一開口；采用外延沉積工藝在所述第一開口內形成第一應力層。

可選的，所述第一側墻的形成步驟包括：在所述襯底和柵極結構表面形成第一側墻膜；在所述第一側墻膜表面形成第一圖形化層，所述第一圖形化層暴露出第一區(qū)域的第一側墻膜；以所述第一圖形化層為掩膜，回刻蝕所述第一側墻膜，直至暴露出襯底表面為止，形成所述第一側墻；在所述回刻蝕工藝之后，去除所述第一圖形化層。

可選的，還包括：在所述第一注入工藝之前，在所述第一區(qū)域的襯底、第一應力層、柵極結構、第一側墻和第二區(qū)域的第一側墻膜表面形成第一保護層。

可選的，所述第一保護層的材料為氮化硅；所述第一保護層的厚度為20埃～50埃。

可選的，所述第一側墻膜的材料為氮化硅。

可選的，還包括：在形成所述第二應力層之前，在所述第二區(qū)域的柵極結構側壁表面形成第二側墻。

可選的，所述第二應力層的形成步驟包括：以第二區(qū)域的柵極結構和第二側墻為掩膜，在第二區(qū)域的柵極結構兩側襯底內形成第二開口；采用外延沉積工藝在所述第二開口內形成第二應力層。

可選的，所述第二側墻的形成步驟包括：在第一區(qū)域的襯底、第一應力層、第一側墻、柵極結構和第二區(qū)域的第一側墻膜表面形成第二側墻膜；在所述第二側墻膜表面形成第二圖形化層，所述第二圖形化層暴露出第二區(qū)域的第二側墻膜；以所述第二圖形化層為掩膜，回刻蝕所述第二側墻膜和第一側墻膜，直至暴露出襯底表面為止，形成所述第二側墻；在所述回刻蝕工藝之后，去除所述第二圖形化層。

可選的，所述第二側墻膜的材料為氮化硅。

可選的，還包括：在所述第二注入工藝之前，在所述第二應力層、柵極結構、第二側墻和第一區(qū)域的第二側墻膜表面形成第二保護層。

可選的，所述第二保護層的材料為氧化硅；所述第二保護層的厚度為10?！?0埃。

可選的，所述柵極結構包括：柵極層、以及位于柵極層側壁表面的偏移側墻；在形成第一應力層之前，在所述柵極結構兩側的襯底內形成輕摻雜區(qū)。

可選的，所述柵極結構還包括：位于所述柵極層頂部表面的掩膜層。

可選的，所述襯底包括：基底、位于基底表面的鰭部、以及位于基底表面的隔離層，所述隔離層覆蓋鰭部的部分側壁表面；所述柵極結構橫跨于所述鰭部表面，且所述柵極結構覆蓋所述鰭部的部分側壁和頂部表面。

與現有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

本發(fā)明的形成方法中，在第一區(qū)域的柵極結構兩側的襯底內形成第一應力層之后，首先進行第一注入工藝，以在所述第一應力層內摻雜第一類型離子。在所述第一注入工藝中，所述第一應力層表面不具有掩膜層等其它材料 層的覆蓋，所述第一類型離子摻雜入第一應力層時不會受到阻礙；因此，所述第一注入工藝的能量能夠減小，不僅減小了注入工藝的能耗，而且減小了第一應力層內受到過大的注入損傷，從而能夠減小第一應力層內的缺陷，提高第一區(qū)域形成的晶體管的性能。在所述第一注入工藝之后，再于第二區(qū)域的柵極結構兩側的襯底內形成第二應力層，并采用第二注入工藝在所述第二應力層內摻雜第二類型離子；能夠在第一區(qū)域和第二區(qū)域形成不同類型的晶體管。而且，在所述第二應力層內摻雜第二類型離子時也不會受到阻礙，則第二離子注入工藝的能耗減小，且第二應力層內受到的所述減少。因此，所形成的晶體管能夠提高、可靠性提高。

進一步，所述第一區(qū)域用于形成PMOS晶體管，所述第一類型離子為P型離子；而所述第一應力層需要向溝道區(qū)提供較大的應力，因此所述第一應力層底部到襯底表面的距離較大，則所摻雜的第一類型離子的深度較深，使得所述第一注入工藝提供的能量較大。由于在所述第一注入工藝中，所述第一應力層表面不具有過厚的材料層，避免了第一注入工藝的能量損耗，使得第一類型離子的注入范圍更易控且精確。有利于提高所形成的PMOS晶體管的性能。

附圖說明

圖1至圖3是本發(fā)明一種在襯底內形成應力層的實施例過程的剖面結構示意圖；

圖4至圖13是本發(fā)明實施例的半導體結構的形成過程的剖面結構示意圖。

具體實施方式

如背景技術所述，隨著半導體器件尺寸的縮小，形成應力層的工藝難度增大，而且以應力層形成的晶體管源區(qū)和漏區(qū)性能不良。

圖1至圖3是本發(fā)明一種在襯底內形成應力層的實施例過程的剖面結構示意圖。

請參考圖1，提供襯底100，所述襯底100包括PMOS區(qū)110和NMOS區(qū)120，所述PMOS區(qū)110和NMOS區(qū)120的襯底100表面分別具有柵極結 構103。

請參考圖2，在所述襯底100和柵極結構103表面形成第一側墻膜104；回刻蝕PMOS區(qū)110的第一側墻膜104，在PMOS區(qū)110的柵極結構103側壁表面形成第一側墻104a；以第一側墻104a和柵極結構103為掩膜，在PMOS區(qū)110的柵極結構103兩側的襯底100內形成第一應力層105。

請參考圖3，在PMOS區(qū)110的襯底100表面、第一應力層105表面和NMOS區(qū)120的第一側墻膜104表面形成第二側墻膜106；回刻蝕NMOS區(qū)120的第二側墻膜106，在NMOS區(qū)120的柵極結構103側壁表面形成第二側墻106a；以第二側墻106a和柵極結構103為掩膜，在NMOS區(qū)120的柵極結構103兩側的襯底100內形成第二應力層107。

所述第一應力層105用于形成PMOS晶體管的源區(qū)和漏區(qū)，所述第二應力層107用于形成NMOS晶體管的源區(qū)和漏區(qū)。在形成第二應力層107之后，需要在第一應力層105靠近頂部的區(qū)域內進行離子注入，以摻雜高濃度的P型離子；需要在第二應力層107靠近頂部的區(qū)域內進行離子注入，以摻雜高濃度的N型離子；所摻雜的高濃度的P型離子和N型離子用于減小源區(qū)和漏區(qū)表面的接觸電阻。

在摻雜的高濃度的P型離子和N型離子之前，還會在PMOS區(qū)110的第二側墻膜106表面和NMOS區(qū)120的第二應力層107表面形成氧化層108，所述氧化層108用于保護第二應力層107免受離子注入工藝的損傷。

然而，在PMOS區(qū)110中，所述第一應力層105表面覆蓋有第一側墻膜104，所述第一側墻膜104表面還具有氧化層108。在對所述第一應力層105進行離子注入工藝時，注入的離子需要具有更大的能力以通過所述第一側墻膜104，導致高濃度的P型離子的注入范圍難以控制。而且，所述離子注入工藝需要提供更大的能力以摻雜高濃度的P型離子，不僅導致工藝消耗過大，而且容易對第一應力層105內部造成損傷。

為了解決上述問題，本發(fā)明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區(qū)域和第二區(qū)域，所述襯底的第一區(qū)域和第二區(qū)域表面分別具有柵極結構；在第一區(qū)域的柵極結構兩側的襯底內形成第一應 力層；采用第一注入工藝在所述第一應力層內摻雜第一類型離子；在所述第一注入工藝之后，在所述第二區(qū)域的柵極結構兩側的襯底內形成第二應力層；采用第二注入工藝在所述第二應力層內摻雜第二類型離子。

其中，在第一區(qū)域的柵極結構兩側的襯底內形成第一應力層之后，首先進行第一注入工藝，以在所述第一應力層內摻雜第一類型離子。在所述第一注入工藝中，所述第一應力層表面不具有掩膜層等其它材料層的覆蓋，所述第一類型離子摻雜入第一應力層時不會受到阻礙；因此，所述第一注入工藝的能量能夠減小，不僅減小了注入工藝的能耗，而且減小了第一應力層內受到過大的注入損傷，從而能夠減小第一應力層內的缺陷，提高第一區(qū)域形成的晶體管的性能。在所述第一注入工藝之后，再于第二區(qū)域的柵極結構兩側的襯底內形成第二應力層，并采用第二注入工藝在所述第二應力層內摻雜第二類型離子；能夠在第一區(qū)域和第二區(qū)域形成不同類型的晶體管。而且，在所述第二應力層內摻雜第二類型離子時也不會受到阻礙，則第二離子注入工藝的能耗減小，且第二應力層內受到的所述減少。因此，所形成的晶體管能夠提高、可靠性提高。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。

圖4至圖13是本發(fā)明實施例的半導體結構的形成過程的剖面結構示意圖。

請參考圖4，提供襯底200，所述襯底200包括第一區(qū)域210和第二區(qū)域220，所述襯底200的第一區(qū)域210和第二區(qū)域220表面分別具有柵極結構230。

在本實施例中，所述第一區(qū)域210用于形成PMOS晶體管，所述第二區(qū)域220用于形成NMOS晶體管。

在本實施例中，所述第一區(qū)域210和第二區(qū)域220形成的晶體管為鰭式場效應晶體管。所述襯底200包括：基底201、位于基底201表面的鰭部202、以及位于基底201表面的隔離層203，所述隔離層203覆蓋鰭部202的部分側壁表面；所述柵極結構230橫跨于所述鰭部202表面，且所述柵極結構230覆蓋所述鰭部202的部分側壁和頂部表面。

在其它實施例中，所述第一區(qū)域和第二區(qū)域形成的晶體管為平面晶體管，所述襯底為平面基底；所述平面基底為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或III-V族化合物襯底，例如氮化鎵襯底或砷化鎵襯底等。

所述鰭部202能夠平行排列，且平行的相鄰鰭部202之間的距離為40納米～70納米；本實施例中，平行的相鄰鰭部202之間距離為50納米。由于相鄰鰭部202之間的距離較小，提高了給后續(xù)形成介質層的工藝難度。

在本實施例中，所述基底201和鰭部202的形成步驟包括：提供半導體基底；刻蝕所述半導體基底，在所述半導體基底內形成若干溝槽，相鄰溝槽之間的半導體基底形成鰭部202，位于鰭部202和溝槽底部的半導體基底形成基底201。所述半導體基底為單晶硅襯底、單晶鍺襯底、硅鍺襯底或碳化硅襯底，在本實施例中為單晶硅襯底。

在另一實施例中，所述鰭部202的形成步驟包括：采用外延工藝在基底201表面形成鰭部層；刻蝕所述鰭部層，在所述鰭部層內形成若干溝槽，相鄰溝槽之間的鰭部層形成鰭部202。所述基底201為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或III-V族化合物襯底，例如氮化鎵襯底或砷化鎵襯底等。所述鰭部層的材料為硅、鍺、碳化硅或硅鍺。

所述隔離層203用于隔離相鄰的鰭部202。所述隔離層203的材料為氧化硅、氮化硅、氮氧化硅、低K介質材料(介電常數大于或等于2.5、小于3.9)、超低K介質材料(介電常數小于2.5)中的一種或多種組合。本實施例中，所述隔離層203的材料為氧化硅。

所述隔離層203的形成步驟包括：在所述基底201和鰭部202表面形成隔離膜；平坦化所述隔離膜直至暴露出所述鰭部202的頂部表面為止；在平坦化所述隔離膜之后，回刻蝕所述隔離膜，暴露出部分鰭部202的側壁表面，形成隔離層203。

所述隔離膜的形成工藝為化學氣相沉積工藝或物理氣相沉積工藝，例如流體化學氣相沉積(FCVD，Flowable Chemical Vapor Deposition)工藝、等離 子體增強化學氣相沉積工藝或高深寬比化學氣相沉積工藝(HARP)；所述平坦化工藝為化學機械拋光工藝；所述回刻蝕工藝為各向異性的干法刻蝕工藝。

在本實施例中，所述柵極結構230為偽柵極結構，所述柵極結構230用于為后續(xù)形成的高k金屬柵結構占據空間和位置。在其它實施例中，所述柵極結構230能夠直接用于形成晶體管。

在本實施例中，所述柵極結構230包括柵極層231；所述柵極層231的材料為多晶硅。后續(xù)在襯底200表面形成暴露出柵極層231的介質層之后，通過去除所述柵極層231，能夠在介質層內形成開口，所述開口用于形成高k柵介質層以及位于高k柵介質層表面的金屬柵。

在本實施例中，所述柵極層231的頂部表面還具有掩膜層233，所述掩膜層233為形成所述柵極層231的掩膜；且所述掩膜層233還能夠在后續(xù)進行的第一注入工藝和第二注入工藝中，保護所述柵極層231。在本實施例中，所述掩膜層233的厚度為100?！?00埃；所述掩膜層233的材料為氮化硅。

所述柵極結構230的形成步驟包括：在所述隔離層203表面和鰭部202的側壁和底部表面沉積柵極膜；對所述柵極膜進行平坦化；在所述平坦化工藝之后，在所述柵極膜表面形成掩膜材料膜；在所述柵極膜表面形成掩膜層233，所述掩膜層233覆蓋需要形成柵極層231的部分柵極膜表面；以所述掩膜層233為掩膜，刻蝕所述柵極層231，之至暴露出鰭部202的側壁和頂部表面以及隔離層203表面，形成柵極層231。

在本實施例中，所述柵極結構230還包括：位于柵極層231和掩膜層233側壁表面的偏移側墻232。所述偏移側墻232用于保護所述柵極層231的側壁表面，并用于定義輕摻雜區(qū)相對于柵極層231的位置。所述偏移側墻232的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種。

在本實施例中，在形成后續(xù)的第一應力層之前，采用離子注入工藝在所述柵極結構230兩側的鰭部202內形成輕摻雜區(qū)(LDD)。在本實施例中，在第一區(qū)域210的鰭部202內形成的輕摻雜區(qū)內摻雜P型離子；在第二區(qū)域220的鰭部202內形成的輕摻雜區(qū)內摻雜N型離子。

在本實施例中，所述柵極結構230還包括：位于所述柵極層231和鰭部 202表面之間的柵介質層234。所述柵介質層234的材料為氧化硅。所述柵介質層234用于在后續(xù)去除柵極層231時，保護鰭部202的側壁和頂部表面。在后續(xù)去除柵極層231之后，能夠去除或保留所述柵介質層234。

請參考圖5，在所述襯底200和柵極結構230表面形成第一側墻膜211。

所述第一側墻膜211用于在第一區(qū)域210的柵極結構230側壁表面形成第一側墻；所述第一側墻用于定義后續(xù)在第一區(qū)域210的襯底200內形成的第一應力層到所述柵極層231的相對位置和距離。

所述第一側墻膜211的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種組合；在本實施例中，所述第一側墻膜211的材料為氮化硅。所述第一側墻膜211的形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。所述第一側墻膜211的厚度即后續(xù)形成的第一側墻的厚度，從而決定了第一應力層與柵極層231之間的距離。

在本實施例中，所述第一側墻膜211的形成工藝為原子層沉積工藝，所述原子層沉積工藝具有良好的階梯覆蓋能力，能夠使所形成的第一側墻膜211緊密地覆蓋與柵極結構230側壁和頂部表面、以及鰭部202的側壁和頂部表面。

請參考圖6，回刻蝕所述第一區(qū)域210的第一側墻膜211，在所述第一區(qū)域210的柵極結構230側壁表面形成第一側墻212。

所述第一側墻212的形成步驟包括：在所述第一側墻膜211表面形成第一圖形化層，所述第一圖形化層暴露出第一區(qū)域210的第一側墻膜211；以所述第一圖形化層為掩膜，回刻蝕所述第一側墻膜211，直至暴露出襯底200表面為止，形成所述第一側墻212；在所述回刻蝕工藝之后，去除所述第一圖形化層。

所述第一圖形化層為圖形化的光刻膠層，所述圖形化的光刻膠層采用涂布工藝和曝光顯影工藝形成；所述回刻蝕第一側墻膜211工藝為各向異性的干法刻蝕工藝，所述各向異性的干法刻蝕工藝的刻蝕方向平行于所述偽柵極結構203的側壁表面；去除所述第一圖形化層的工藝為濕法去膠工藝或灰化工藝。

在本實施例中，在第一區(qū)域210形成所述第一側墻212之后，在第二區(qū)域220的鰭部202和柵極結構230表面保留所述第一側墻膜211。所述第二區(qū)域220的第一側墻膜211能夠在后續(xù)形成第一應力層的過程中，保護第二區(qū)域220的襯底200和柵極結構230。

而且，由于后續(xù)形成的第一應力層的底部到鰭部202頂部表面的距離較大，為了使第二區(qū)域220的第一側墻膜211足以保護第二區(qū)域220的鰭部202和柵極結構230，所述第一側墻膜211的厚度較厚，以避免在形成第一應力層213的過程中，第二區(qū)域220的第一側墻膜211被過早消耗完。

請參考圖7，在第一區(qū)域210的柵極結構230兩側的襯底200內形成第一應力層213。

在本實施例中，所述第一區(qū)域210用于形成PMOS晶體管；所述第一應力層213的材料為硅鍺(SiGe)；所述第一應力層213用于增加PMOS晶體管溝道區(qū)的壓應力。所述第一應力層213形成于偽柵極結構203兩側的鰭部202內。

而且，由于PMOS晶體管的載流子為空穴，而空穴的遷移率低于電子，因此，所述第一應力層213側壁與鰭部202的頂部表面呈“Σ”形，且所述第一應力層213的側壁上具有向柵極結構230底部延伸的頂角，使得所述第一應力層213到PMOS晶體管的溝道區(qū)距離更近，所述第一應力層213能夠向溝道區(qū)提供更大的應力。

所述第一應力層213的形成步驟包括：以第一區(qū)域210的柵極結構230和第一側墻212為掩膜，采用各向異性的干法刻蝕工藝在所述柵極結構230和第一側墻212兩側的鰭部202內形成凹槽；采用各向異性的濕法刻蝕工藝刻蝕所述凹槽的內壁，使所述凹槽的側壁與鰭部202頂部表面呈“Σ”形，形成第一開口；采用選擇性外延沉積工藝在所述第一開口內形成第一應力層213。

其中，所述各向異性的干法刻蝕工藝為：刻蝕氣體包括氯氣、溴化氫或氯氣和溴化氫的混合氣體，溴化氫的流量為200標準毫升每分鐘～800標準毫升每分鐘，氯氣的流量為20標準毫升每分鐘～100標準毫升每分鐘，惰性氣體 的流量為50標準毫升每分鐘～1000標準毫升每分鐘，刻蝕腔室的壓力為2毫托～200毫托，刻蝕時間為15秒～60秒。

所述各向異性的濕法刻蝕工藝為：刻蝕液包括堿性溶液，所述堿性溶液為氫氧化鉀(KOH)、氫氧化鈉(NaOH)、氫氧化鋰(LiOH)、氨水(NH₄OH)或四甲基氫氧化銨(TMAH)中的一種或多種組合。

所述第一應力層213的形成工藝為選擇性外延沉積工藝；所述選擇性外延沉積工藝包括：溫度為500攝氏度～800攝氏度，氣壓為1托～100托，工藝氣體包括硅源氣體(SiH₄或SiH₂Cl₂)和鍺源氣體(GeH₄)，所述硅源氣體或鍺源氣體的流量為1標準毫升/分鐘～1000標準毫升/分鐘，所述工藝氣體還包括HCl和H₂，所述HCl的流量為1標準毫升/分鐘～1000標準毫升/分鐘，H₂的流量為0.1標準升/分鐘～50標準升/分鐘。

在本實施例中，還包括：在采用所述選擇性外延沉積工藝形成第一應力層213時，還能夠以原位摻雜工藝在第一應力層213內摻雜P型離子，用于形成第一區(qū)域210的第一源漏區(qū)。在其它實施例中，還能夠通過在第一區(qū)域210的柵極結構230兩側的第一應力層213和鰭部202內進行離子注入，以形成第一源漏區(qū)。

請參考圖8，在所述第一區(qū)域210的襯底200、第一應力層213、柵極結構230、第一側墻212和第二區(qū)域220的第一側墻膜211表面形成第一保護層214。

所述第一保護層214用于在后續(xù)對第一應力層213進行第一注入工藝時，用于保護第一區(qū)域210的襯底200、第一應力層213和柵極結構230表面，避免所述第一注入工藝造成注入損傷。

在本實施例中，所述第一保護層214的材料為氮化硅；所述第一保護層214的材料與所述第一側墻膜211、以及后續(xù)形成的第二側墻膜的材料相同。后續(xù)在第二區(qū)域220的回刻蝕所述第二側墻膜、第一保護層214以及第一側墻膜211時，刻蝕工藝更容易進行，無需在刻蝕過程中對刻蝕氣氛進行調整。

所述第一保護層214的形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝；本實施例中，所述第一保護層214的形成工藝為原子 層沉積工藝。

所述第一保護層214的厚度為20?！?0埃。所述第一保護層214的厚度不易過厚，否則會對后續(xù)的第一注入工藝造成妨礙，使第一注入工藝需要提供更大的能量。所述第一保護層214的厚度也不宜過薄，否則失去了保護第一區(qū)域210的襯底200、第一應力層213和柵極結構230的效果。

請參考圖9，在形成第一保護層214之后，采用第一注入工藝在所述第一應力層213內摻雜第一類型離子。

通過在所述第一應力層213內摻雜第一類型離子，使第一應力層213用于形成第一源漏區(qū)。在本實施例中，由于第一區(qū)域210形成的晶體管為PMOS晶體管，所述第一類型離子為P型離子；所述P型離子包括硼離子或銦離子。

所述第一注入工藝用于在第一應力層213內靠近頂部表面的區(qū)域內摻雜P型離子，且所述P型離子的濃度較高，以此減小第一應力層213表面與后續(xù)形成的導電插塞之間的肖特基勢壘，使所述第一應力層213表面的接觸電阻減小。

在一實施例中，在所述第一注入工藝之前，還包括：在所述第一保護層214表面形成第三圖形化層(未圖示)，所述第三圖形化層暴露出第一區(qū)域210的第一保護層214，所述第三圖形化層用于作為所述第一注入工藝的掩膜；在所述第一注入工藝之后，去除所述第三圖形化層。所述第三圖形化層能夠為圖形化的光刻膠層。

所述第一注入工藝的參數包括：工藝氣體包括BF₂，能量為3Kev～10Kev，劑量為1.0E15atoms/cm²～3.0E15atoms/cm²，注入角度為7°～20°，所述注入角度為注入方向與鰭部頂部表面法線之間的夾角。

在所述第一注入工藝中，所述第一區(qū)域210的掩膜層233用于保護所述柵極層231，避免所述第一類型離子摻雜入第一區(qū)域210的柵極層231內，以此保證第一區(qū)域210和第二區(qū)域220的柵極層231刻蝕速率均一。

在本實施例中，所述第一注入工藝在后續(xù)形成第二側墻之前進行，則所述第一應力層213表面僅覆蓋有第一保護層214，且所述第一保護層214的后較薄，所述第一保護層214不會阻礙第一注入工藝的進行。因此，所述第一 注入工藝的能量能夠減小，而且所述第一注入工藝的注入深度和注入范圍能夠得到精確控制，使得所形成的第一源漏區(qū)的電性能更穩(wěn)定，所形成的PMOS晶體管的可靠性提高，且所形成的PMOS晶體管與NMOS晶體管之間的失配問題能夠得到抑制。

請參考圖10，在第一區(qū)域210的襯底200、第一應力層213、第一側墻212、柵極結構230和第二區(qū)域220的第一側墻膜211表面形成第二側墻膜221。

所述第二側墻膜221用于在第二區(qū)域220的柵極結構230側壁表面形成第二側墻；所述第二側墻用于定義后續(xù)在第二區(qū)域220的襯底200內形成的第二應力層到所述柵極層231的相對位置和距離。

所述第二側墻膜221的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種組合；在本實施例中，所述第二側墻膜221的材料為氮化硅；由于所述第一側墻膜211、第一保護層214和第二側墻膜221的材料均為氮化硅，則在后續(xù)形成第二應力層的過程中，刻蝕第一側墻膜211、第一保護層214和第二側墻膜221的工藝更易進行，無需在刻蝕過程中調節(jié)刻蝕氣氛。

所述第二側墻膜221的形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。所述第二側墻膜221的厚度即后續(xù)形成的第二側墻的厚度，從而決定了第二應力層與柵極層231之間的距離。

在本實施例中，所述第二側墻膜221的形成工藝為原子層沉積工藝，所述原子層沉積工藝具有良好的階梯覆蓋能力，能夠使所形成的第二側墻膜221緊密地覆蓋與柵極結構230側壁和頂部表面、以及鰭部202的側壁和頂部表面。

請參考圖11，回刻蝕所述第二區(qū)域220的第二側墻膜221和第一側墻膜211(如圖10所示)，直至暴露出襯底200表面為止，在所述第二區(qū)域220的柵極結構230側壁表面形成第二側墻222。

所述第二側墻222的形成步驟包括：在所述第二側墻膜221表面形成第二圖形化層，所述第二圖形化層暴露出第二區(qū)域220的第二側墻膜221；以所述第二圖形化層為掩膜，回刻蝕所述第二側墻膜221和第一側墻膜211，直至暴露出襯底200表面為止，形成所述第二側墻222；在所述回刻蝕工藝之后， 去除所述第二圖形化層。

所述第二圖形化層為圖形化的光刻膠層，所述圖形化的光刻膠層采用涂布工藝和曝光顯影工藝形成；所述回刻蝕第二側墻膜221工藝為各向異性的干法刻蝕工藝，所述各向異性的干法刻蝕工藝的刻蝕方向平行于所述柵極結構230的側壁表面；去除所述第二圖形化層的工藝為濕法去膠工藝或灰化工藝。

在本實施例中，在第二區(qū)域220形成所述第二側墻222之后，在第一區(qū)域210的鰭部202和柵極結構230表面保留所述第二側墻膜221。所述第一區(qū)域210的第二側墻膜221能夠在后續(xù)形成第二應力層的過程中，保護第一區(qū)域210的襯底200和柵極結構230。

請參考圖12，在所述第一注入工藝之后，在所述第二區(qū)域220的柵極結構230兩側的襯底200內形成第二應力層223。

在本實施例中，所述第二區(qū)域220用于形成NMOS晶體管；所述第二應力層223的材料為碳化硅(SiC)；所述第二應力層223用于增加NMOS晶體管溝道區(qū)的拉應力。所述第二應力層223形成于柵極結構230兩側的鰭部202內。

所述第二應力層223的形成步驟包括：以第二區(qū)域220的柵極結構230和第二側墻222為掩膜，在第二區(qū)域220的柵極結構230兩側襯底200內形成第二開口；采用外延沉積工藝在所述第二開口內形成第二應力層223。

其中，所述各向異性的干法刻蝕工藝為：刻蝕氣體包括氯氣、溴化氫或氯氣和溴化氫的混合氣體，溴化氫的流量為200標準毫升每分鐘～800標準毫升每分鐘，氯氣的流量為20標準毫升每分鐘～100標準毫升每分鐘，惰性氣體的流量為50標準毫升每分鐘～1000標準毫升每分鐘，刻蝕腔室的壓力為2毫托～200毫托，刻蝕時間為15秒～60秒。

所述第二應力層223的形成工藝為選擇性外延沉積工藝；所述選擇性外延沉積工藝包括：溫度為500攝氏度～800攝氏度，氣壓為1托～100托，工藝氣體包括硅源氣體(SiH₄或SiH₂Cl₂)和碳源氣體(CH₄、CH₃Cl或CH₂Cl₂)，所述硅源氣體或碳源氣體的流量為1標準毫升/分鐘～1000標準毫升/分鐘，所 述工藝氣體還包括HCl和H₂，所述HCl的流量為1標準毫升/分鐘～1000標準毫升/分鐘，H₂的流量為0.1標準升/分鐘～50標準升/分鐘。

在本實施例中，還包括：在采用所述選擇性外延沉積工藝形成第二應力層223時，還能夠以原位摻雜工藝在第二應力層223內摻雜N型離子，用于形成第二區(qū)域220的第二源漏區(qū)。在其它實施例中，還能夠通過在第二區(qū)域220的柵極結構230兩側的第二應力層223和鰭部202內進行離子注入，以形成第二源漏區(qū)。

請參考圖13，在形成第二保護層之后，采用第二注入工藝在所述第二應力層223內摻雜第二類型離子。

在一實施例中，在進行第二注入工藝之前，在所述第二應力層223、柵極結構230、第二側墻222和第一區(qū)域210的第二側墻膜221表面形成第二保護層。

所述第二保護層用于在進行第二注入工藝時，用于保護第二區(qū)域220的襯底200、第二應力層223和柵極結構230表面，避免所述第二注入工藝造成注入損傷。

所述第二保護層的材料為氧化硅。所述第二保護層的形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。所述第二保護層的厚度為10?！?0埃

通過在所述第二應力層223內摻雜第二類型離子，使第二應力層223用于形成第二源漏區(qū)。在本實施例中，由于第二區(qū)域220形成的晶體管為NMOS晶體管，所述第二類型離子為N型離子；所述N型離子包括磷離子或砷離子。

所述第二注入工藝用于在第二應力層223內靠近頂部表面的區(qū)域內摻雜N型離子，且所述N型離子的濃度較高，以此減小第二應力層223表面與后續(xù)形成的導電插塞之間的肖特基勢壘，使所述第二應力層223表面的接觸電阻減小。

在一實施例中，在所述第二注入工藝之前，還包括：在所述第二保護層表面形成第四圖形化層(未圖示)，所述第四圖形化層暴露出第二區(qū)域220的第一保護層214，所述第四圖形化層用于作為所述第二注入工藝的掩膜；在 所述第二注入工藝之后，去除所述第四圖形化層。所述第四圖形化層能夠為圖形化的光刻膠層。

所述第二注入工藝的參數包括：注入離子包括As，能量為1Kev～5Kev，劑量為8.0E14atoms/cm²～3.0E15atoms/cm²，注入角度為7°～20°。所述注入角度為注入方向與鰭部頂部表面法線之間的夾角。

在所述第二注入工藝中，所述第二區(qū)域210的掩膜層233用于保護所述柵極層231，避免所述第二類型離子摻雜入第二區(qū)域220的柵極層231內，以此保證第二區(qū)域220和第一區(qū)域210的柵極層231刻蝕速率均一。

在本實施例中，所述第一區(qū)域210和第二區(qū)域220形成的晶體管為高k金屬柵晶體管，所述晶體管采用后柵工藝形成。

在所述第二注入工藝之后，在所述襯底200表面和柵極結構230的側壁和頂部表面形成介質膜；平坦化所述介質膜直至暴露出掩膜層233表面，在所述襯底200表面形成介質層，所述介質層覆蓋所述柵極結構230的側壁表面，且所述介質層表面與所述掩膜層233的頂部表面齊平。

在暴露出所述柵極層231之后，還包括：去除所述柵極層231并暴露出所述鰭部202的側壁和頂部表面，在所述介質層內形成柵極溝槽；在所述柵極溝槽的側壁表面、以及暴露出的鰭部202側壁和頂部表面形成高k介質層；在所述高k介質層表面形成填充滿所述柵極溝槽的金屬柵。

所述高k介質層的材料為高k介質材料(介電常數大于3.9)；所述高k介質材料包括氧化鉿、氧化鋯、氧化鉿硅、氧化鑭、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁。

所述金屬柵的材料包括金屬或金屬化合物；所述金屬柵的材料包括銅、鎢、鋁或銀；所述柵極層的材料還能夠包括鉭、鈦、氮化鉭、氮化鈦、鈦鋁合金中的一種或多種組合。

在形成所述介質層之后，還包括：在所述介質層內形成第一通孔，所述第一通孔暴露出所述第一應力層213表面；在所述第一通孔內形成第一導電插塞；在所述介質層內形成第二通孔，所述第二通孔暴露出所述第二應力層223表面；在所述第二通孔內形成第二導電插塞。

綜上，本實施例中，在第一區(qū)域的柵極結構兩側的襯底內形成第一應力層之后，首先進行第一注入工藝，以在所述第一應力層內摻雜第一類型離子。在所述第一注入工藝中，所述第一應力層表面不具有掩膜層等其它材料層的覆蓋，所述第一類型離子摻雜入第一應力層時不會受到阻礙；因此，所述第一注入工藝的能量能夠減小，不僅減小了注入工藝的能耗，而且減小了第一應力層內受到過大的注入損傷，從而能夠減小第一應力層內的缺陷，提高第一區(qū)域形成的晶體管的性能。在所述第一注入工藝之后，再于第二區(qū)域的柵極結構兩側的襯底內形成第二應力層，并采用第二注入工藝在所述第二應力層內摻雜第二類型離子；能夠在第一區(qū)域和第二區(qū)域形成不同類型的晶體管。而且，在所述第二應力層內摻雜第二類型離子時也不會受到阻礙，則第二離子注入工藝的能耗減小，且第二應力層內受到的所述減少。因此，所形成的晶體管能夠提高、可靠性提高。

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