本發(fā)明是有關于一種存儲器裝置及其制造方法，且特別是有關于一種具有PN或PIN二極管的可變電阻式存儲器(resistive random-access memory，RRAM)裝置及其制造方法。

背景技術：

存儲器裝置是使用于許多產品，例如MP3播放器、數字相機、計算機檔案等儲存元件中。隨著存儲器制造技術的進步，對于存儲器裝置的需求也趨向較小的尺寸、較大的存儲容量。因應這種需求，是需要制造高元件密度的存儲器裝置。

作為次世代非易失性存儲器(nonvolatile memory)應用的一候選，電阻式隨機存取存儲器吸引了大量的關注，這是由于其簡單的金屬-絕緣體-金屬(metal-insulator-metal)結構、出色的可擴充性(scalability)、快速的開關速度(switching speed)、低電壓操作以及與互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)技術良好的兼容性。

設計者開發(fā)一種提高存儲器裝置密度的方法是使用三維疊層存儲裝置，以達到更高的存儲容量，同時降低每一比特的成本。然而，多個漏電路徑(leakage path)可能存在于三維疊層存儲器裝置的交叉點(cross-point)陣列中，而漏電路徑可能限制存儲器裝置的陣列尺寸以及增加功率消耗。因此，制造一種可有效降低漏電路徑的存儲器為一重要的課題。

技術實現(xiàn)要素：

本發(fā)明是有關于一種具有PN或PIN二極管的可變電阻式存儲器裝置及其制造方法。通過嵌入的(inserted)PN或PIN結構，可有效地降低泄漏電流(leakage current)。

根據本發(fā)明的一方面，提出一種存儲器裝置，包括一基板、多個交互 疊層的半導體層與氧化層、至少一貫孔以及一電極層。交互疊層的半導體層與氧化層設置于基板上。貫孔穿過交互疊層的半體體層與氧化層。電極層設置于貫孔中。每一半導體層包括一第一區(qū)域與一第二區(qū)域，第一區(qū)域具有一第一導電型，第二區(qū)域具有一第二導電型，第二導電型與第一導電型相反。

根據本發(fā)明的另一方面，提出一種存儲器裝置的制造方法，包括以下步驟。提供一基板。交互疊層多個半導體層與氧化層于基板上，半導體層具有一第一導電型。沿著垂直疊層的半導體層與氧化層表面的方向，刻蝕疊層的半導體層與氧化層，以形成至少一貫孔。沿著平行疊層的半導體層與氧化層表面的方向，刻蝕部分半導體層，以形成多個空間。沉積具有第二導電型的半導體材料于空間內，使半導體層被區(qū)分為一第一區(qū)域與一第二區(qū)域。沉積一導電層于貫孔內。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1A繪示本發(fā)明實施例的存儲器裝置的俯視圖。

圖1B為本發(fā)明實施例的存儲器裝置沿著圖1A中的A-A’剖面線所繪示的剖面圖。

圖2A至圖5B繪示本發(fā)明的半導體裝置的一制造實施例。

圖6繪示本發(fā)明實施例的存儲器裝置的另一陣列布局的俯視圖。

圖7繪示本發(fā)明實施例的半導體裝置的譯碼示意圖。

【符號說明】

100：存儲器裝置

11：基板

13、130：半導體層

131：第一區(qū)域

132：第二區(qū)域

15、150：氧化層

17：硬掩模

19：導電插塞

21：隔離層

23：電極層

61：貫孔

62：空間

A-A’、B-B’、C-C’、D-D’、E-E’：剖面線

V：電壓

W：空間沿著X方向的寬度

X、Y、Z：坐標軸

具體實施方式

以下是參照所附圖式詳細敘述本發(fā)明的實施例。圖式中相同的標號是用以標示相同或類似的部分。需注意的是，圖式系已簡化以利清楚說明實施例的內容，圖式上的尺寸比例并非按照實際產品等比例繪制，因此并非作為限縮本發(fā)明保護范圍之用。

圖1A繪示本發(fā)明實施例的存儲器裝置100的俯視圖。圖1B為本發(fā)明實施例的存儲器裝置100沿著圖1A中的A-A’剖面線所繪示的剖面圖。在本發(fā)明實施例中，存儲器裝置100可包括一基板11、多個交互疊層的半導體層13與氧化層15、至少一貫孔61以及一電極層23。交互疊層的半導體層13與氧化層15設置于基板11上，貫孔穿過交互疊層的半體體層13與氧化層15，電極層23設置于貫孔61中。

如圖1B所示，每一半導體層13包括一第一區(qū)域131與一第二區(qū)域132，第一區(qū)域131具有一第一導電型，第二區(qū)域132具有一第二導電型，且第二導電型與第一導電型相反。

在本實施例中，存儲器裝置100也可包括一隔離層21，隔離層21是沿著貫孔61的周圍形成。此外，半導體層13的第二區(qū)域132相鄰于隔離層61，半導體層13的第一區(qū)域131相鄰于第二區(qū)域132。

再者，第二區(qū)域132靠近隔離層21的濃度，大于第二區(qū)域132遠離隔離層21(靠近第一區(qū)域131)的濃度。在本實施例中，存儲器曾13可作為一PN或PIN二極管。舉例來說，第一區(qū)域131的第一導電型可為N 型，而第二區(qū)域132的第二導電型可為P型。

如圖1B所示，存儲器裝置100也可包括一導電插塞19，導電插塞19設置于基板11。在本實施例中，導電插塞19可電性連接電極層23。

圖2A至圖5B繪示本發(fā)明的半導體裝置100的一制造實施例。首先，提供一基板11。接著，交互疊層多個半導體層130與氧化層150于基板11上。在本實施例中，半導體層130具有一第一導電型，例如為N型。此外，可形成一硬掩模17于交互疊層的半導體層130與氧化層150上。在一實施例中，硬掩模17可包括氮化硅(silicon nitride，SiN)。

圖2A繪示本發(fā)明實施例的存儲器裝置在此階段的俯視圖。圖1B為本發(fā)明實施例的存儲器裝置沿著圖2A中的B-B’剖面線所繪示的剖面圖。如圖2B所示，可形成一導電插塞19于基板11。在一實施例中，導電插塞19可包括鎢(tungsten，W)，且可連接于一垂直或平面互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)譯碼器(未繪示)。

圖3A繪示本發(fā)明實施例的存儲器裝置在下一階段的俯視圖。圖3B為本發(fā)明實施例的存儲器裝置沿著圖3A中的C-C’剖面線所繪示的剖面圖。如圖3A與圖3B所示，沿著垂直于半導體層130與氧化層150的表面的方向(Z方向)刻蝕疊層的半導體層130與氧化層150，以形成至少一貫孔61。

此外，可沿著平行疊層的半導體層130與氧化層150的表面的方向(X方向)，刻蝕部分半導體層130，以形成多個空間(space)62。如圖3B所示，在刻蝕工藝后，可留下半導體層的第一區(qū)域131與氧化層15。

在本實施例中，可執(zhí)行化學干式刻蝕(chemical dry etching，CDE)以沿著平行疊層的半導體層130與氧化層150的表面的方向(X方向)，刻蝕部分半導體層130。也就是說，可執(zhí)行等向性刻蝕(isotropic etching)，以沿著X方向形成空間62。

此外，空間62沿著X方向的寬度W可介于20與200nm。

圖4A繪示本發(fā)明實施例的存儲器裝置在下一階段的俯視圖。圖4B為本發(fā)明實施例的存儲器裝置沿著圖4A中的D-D’剖面線所繪示的剖面圖。如圖4B所示，可沉積具有一第二導電型的存儲器材料于空間62中，使半 導體層13可區(qū)分為第一區(qū)域131與第二區(qū)域132。

在本實施例中，第二區(qū)域132的導電型可為P型。此外，第二區(qū)域132的沉積可為選擇多晶硅沉積(selective polysilicon deposition)或選擇性外延成長(selective epitaxial growth，SEG)硅沉積。再者，半導體層13可作為一PN或PIN二極管。在此，若第一區(qū)域131為N型，則第二區(qū)域132為P型；若第一區(qū)域131為P型，則第二區(qū)域132為N型

此外，半導體層13的第二區(qū)域132的濃度并非一致的(uniform)。舉例來說，可先沉積選擇性未摻雜多晶硅(undoped polysilicon)。接著，逐步地沉積選擇性P--/P-/P/P+多晶硅。在某些實施例中，可進行一回蝕工藝(etching back process)，以將半導體層13的第二區(qū)域132拉回(pull back)至空間62內部，使沉積的半導體材料不會留在氧化層15的表面。

由于空間62沿著X方向的寬度W可介于20與200nm，第二區(qū)域132沿著X方向的寬度也可介于20與200nm。

接著，可沿著Z方向刻蝕基板11，以曝露導電插塞19。在此，刻蝕工藝可停止于導電插塞19的表面，或者部分導電插塞19可被刻蝕。本發(fā)明并未限定于圖4B所繪示的結構。

圖5A繪示本發(fā)明實施例的存儲器裝置在下一階段的俯視圖。圖5B為本發(fā)明實施例的存儲器裝置沿著圖5A中的E-E’剖面線所繪示的剖面圖。如第5A與5B圖所示，沿著貫孔61的周圍形成隔離層21。在此，隔離層21可包括金屬氧化物或相變化材料(phase change material，PCM)。

在一實施例中，半導體層13的第二區(qū)域132相鄰于隔離層21，而半導體層13的第一區(qū)域131相鄰于第二區(qū)域132。也就是說，第二區(qū)域132靠近隔離層21的濃度，大于第二區(qū)域132遠離隔離層21的濃度。

接著，沉積一電極層23于貫孔61中，以形成如第1A與1B圖所示的半導體裝置100。在此，電極層可填滿貫孔61且電性連接于導電插塞19。

在某些實施例中，沉積電極層23后，可執(zhí)行化學機械平坦化/研磨(Chemical-Mechanical Planarization/Polishing，CMP)工藝，并停止于硬掩模17上。

在上述實施例中，貫孔61為圓形，以形成一柵極環(huán)繞(gate-all-around， GAA)結構。柵極環(huán)繞結構可為一孔洞型(hole type)陣列布局(1ayout)。然而，本發(fā)明并未限定于此。

圖6繪示本發(fā)明實施例的存儲器裝置的另一陣列布局的俯視圖。如圖6所示，存儲器裝置的陣列布局可為一線型(line type)或叉指形(interdigital type)陣列布局。圖6所示的結構可據有如圖1B所繪示的剖面圖。線型陣列布局可為每存儲單元兩位(2 bits/cell)，且偶數與奇數線段可獨立地譯碼。

圖7繪示本發(fā)明實施例的半導體裝置100的譯碼示意圖。在此可操作垂直與平面互補式金屬氧化物半導體，以譯碼選擇的導電插塞19(第一與第二譯碼)。接著，可操作層選擇器(半導體層13)，以譯碼選擇層。

舉例來說，圖7中左邊的導電插塞19與層3是被選擇，因此左側的選擇線(selector line)與位線(bit line)為開啟(ON)，而層3(選擇層)的電壓V為0，并施加電壓Vcc于其他層(層1、2、4與5)。若第一區(qū)域131為P型，則第二區(qū)域132為N型，此外，若第一區(qū)域131為P型，則層1、2、4與5的電壓為0，且層3的電壓為Vcc。

根據本發(fā)明上述實施例，存儲器裝置100的半導體層13可作為一選擇器(PN或PIN二極管)，以降低泄漏電流，并有效解決泄漏電流造成的問題。再者，存儲器裝置100的制造方法也類似于三維與非門(NAND)閃存的制造方法。

綜上所述，雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視隨附的權利要求范圍所界定的為準。