本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)，尤其是一種整合氧化半導(dǎo)體材質(zhì)，例如整合銦鎵鋅氧化物(In-Ga-Zn氧化物，IGZO)的晶體管結(jié)構(gòu)。

背景技術(shù)：

近期將半導(dǎo)體薄膜設(shè)于具有絕緣表面的基底上以形成晶體管的技術(shù)普遍受到注目，其中該晶體管可應(yīng)用于例如集成電路或影像顯示元件等各種電子元件中。目前廣泛用來(lái)制作半導(dǎo)體薄膜的材料通常包含以硅為基礎(chǔ)的半導(dǎo)體材料，而其中又以氧化物半導(dǎo)體更受到各界注目。

一般而言，包含前述氧化物半導(dǎo)體薄膜的晶體管在電路呈現(xiàn)關(guān)閉狀態(tài)(off state)時(shí)具有非常低的漏電流。然而，現(xiàn)今在整合具有氧化物半導(dǎo)體層的晶體管與一般具有金屬柵極的金氧半導(dǎo)體晶體管時(shí)仍遇到許多瓶頸，例如因制作流程過(guò)于復(fù)雜并造成成本增加等問(wèn)題。因此如何改良現(xiàn)有包含氧化物半導(dǎo)體薄膜的晶體管元件的制程即為現(xiàn)今一個(gè)重要課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包含有基底，第一元件，位于該基底中，并且該第一元件沿著第一方向排列，其中該第一元件由氧化半導(dǎo)體材質(zhì)所形成，介電層覆蓋于該第一元件上，以及第二元件，位于該介電層上，并且沿著該第一方向排列，其中該第二元件則作為該晶體管結(jié)構(gòu)的柵極使用。

本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包含有基底，基底內(nèi)包含有絕緣區(qū)域，第一元件，位于該絕緣區(qū)域中，并且該第一元件沿著第一方向排列，其中該第一元件由氧化半導(dǎo)體材質(zhì)所形成，介電層覆蓋于該第一元件上，以及第二元件，位于該介電層上，并且沿著第二方向排列，其中該第二元件則作為該晶體管結(jié)構(gòu)的柵極使用。

本發(fā)明所提供的晶體管結(jié)構(gòu)均與氧化半導(dǎo)體材質(zhì)整合，尤其是銦鎵鋅氧化物(IGZO)或是沿C軸結(jié)晶銦鎵鋅氧化物(CAAC-IGZO)，由于IGZO或是 CAAC-IGZO比起熟知的常用于制作晶體管的半導(dǎo)體材質(zhì)(例如硅)，具有較高的電子移動(dòng)速率(mobility)。再者，使用IGZO制造的晶體管在晶體管元件處于關(guān)閉狀態(tài)時(shí)，漏電流極少。IGZO材質(zhì)的另外一項(xiàng)優(yōu)勢(shì)為低耗電量。因此，本發(fā)明以IGZO或是CAAC-IGZO材質(zhì)取代部分晶體管的通道區(qū)域，可有效提升晶體管的效能。

附圖說(shuō)明

圖1至圖6為本發(fā)明優(yōu)選實(shí)施方案制作半導(dǎo)體元件的方法示意圖。

圖6A繪示圖6中第一區(qū)域A、第二區(qū)域B以及部分第三區(qū)域C的上視圖。

圖7A繪示本發(fā)明另一實(shí)施方案中第一區(qū)域A的上視圖。

具體實(shí)施方式

請(qǐng)參照?qǐng)D1至圖6，圖1至圖6為本發(fā)明優(yōu)選實(shí)施方案制作半導(dǎo)體元件的方法示意圖。如圖1所示，首先提供基底12，基底12例如是硅基底、磊晶硅基底、碳化硅基底或硅覆絕緣(silicon-on-insulator，SOI)基底等的半導(dǎo)體基底，但不以此為限。在本發(fā)明中，基底12上優(yōu)選定義有第一區(qū)域A、第二區(qū)域B與第三區(qū)域C，其中第一區(qū)域A優(yōu)選于后續(xù)制程中形成本發(fā)明晶體管的第一實(shí)施方案，第二區(qū)域B則優(yōu)選用來(lái)形成本發(fā)明晶體管的第二實(shí)施方案，第三區(qū)域C則可用來(lái)形成熟知的晶體管結(jié)構(gòu)，以用于與第一區(qū)域A或是第二區(qū)域B內(nèi)的晶體管結(jié)構(gòu)互相比較。

值得注意的是，上述段落中，雖然將第一區(qū)域A、第二區(qū)域與第三區(qū)域C都同時(shí)定義在基底上，但是本發(fā)明不需要同時(shí)包含有第一區(qū)域A、第二區(qū)域B與第三區(qū)域C。換句話(huà)說(shuō)，若基底上僅包含有第一區(qū)域A內(nèi)所表示的晶體管結(jié)構(gòu)，或是僅包含有第二區(qū)域B內(nèi)所表示的晶體管結(jié)構(gòu)，也都屬于本發(fā)明所涵蓋的范圍內(nèi)。以下不再另外贅述。

依據(jù)本發(fā)明的一個(gè)實(shí)施方案，基底12中可選擇性形成多個(gè)摻雜井(未繪示)，或多個(gè)作為電性隔離之用的絕緣區(qū)域14，例如為淺溝槽隔離(shallow trench isolation，STI)，絕緣區(qū)域14位于基底12中。

此外，基底12上優(yōu)選形成有介電層，上述介電層可能為單層或多層結(jié)構(gòu)，以本實(shí)施方案為例，介電層包含氧化層16與氮化層18，但不以此為限， 介電層材質(zhì)還可依照實(shí)際需求而調(diào)整。此外，介電層可包含為制作絕緣區(qū)域14時(shí)的遮罩與停止層。

另外本實(shí)施方案雖以平面型晶體管為例，但在其他變化實(shí)施方案中，本發(fā)明的半導(dǎo)體制程也可應(yīng)用于非平面晶體管，例如是鰭狀晶體管(Fin-FET)，此時(shí)，圖1所標(biāo)示的基底12即相對(duì)應(yīng)代表為形成于基底上的鰭狀結(jié)構(gòu)。此時(shí)上述介電層可為制作鰭狀結(jié)構(gòu)時(shí)的遮罩與制作絕緣區(qū)域14時(shí)的停止層。

接著如圖2所示，在第一區(qū)域A內(nèi)的基底12中，以及第二區(qū)域B內(nèi)的絕緣區(qū)域14中形成至少一個(gè)凹槽20。各凹槽20例如通過(guò)蝕刻步驟所形成，但不限于此。

如圖3所示，在第一區(qū)域A以及第二區(qū)域B內(nèi)的凹槽20內(nèi)填入氧化半導(dǎo)體材料22，填入氧化半導(dǎo)體材料22后的凹槽20形成第一元件24。其中上述氧化半導(dǎo)體材料例如為銦鎵鋅氧化物(In-Ga-Zn氧化物，IGZO)或是沿C軸結(jié)晶IGZO(c-axis aligned crystal IGZO，CAAC-IGZO)。接著，進(jìn)行平坦化步驟，例如化學(xué)機(jī)械拋光(CMP)，移除位于介電層(例如氮化層18)表面多余的氧化半導(dǎo)體材料22，并形成平坦表面。

如圖4～5所示，以回蝕刻步驟E1，去除氧化層16與氮化層18。并優(yōu)選曝露出基底12的表面，此時(shí)各第一元件24的頂端高于基底12的表面。接著如圖5所示，沉積氧化層26于基底12上，并且覆蓋住各第一元件24。氧化層26例如為氧化鋁(Al₂O₃)、氧化鎵(Ga₂O₃)、二氧化鉿(HfO₂)等，但不限于此。氧化層26可達(dá)到保護(hù)底下第一元件24的功用，避免其在后續(xù)的步驟中被破壞。此外，氧化層26還可作為晶體管元件中的柵極介電層使用，也就是分隔晶體管元件中的柵極區(qū)域以及通道區(qū)域的介電層。

如圖6所示，在第一區(qū)域A、第二區(qū)域B以及第三區(qū)域C內(nèi)，形成多個(gè)第二元件28。更詳細(xì)說(shuō)明，第二元件28作為晶體管元件中的柵極使用，覆蓋于氧化層26上，材質(zhì)可包括多晶硅或是金屬等。另外，可依據(jù)制程需求以先柵極(gate first)制程、后柵極(gate last)制程之先柵極介電層(high-k first)制程以及后柵極制程之后柵極介電層(high-k last)制程等方式制作完成，在此不另外贅述。

此外，圖6A繪示圖6中第一區(qū)域A、第二區(qū)域B以及部分第三區(qū)域C的上視圖。如圖6A所示，在第一區(qū)域A內(nèi)，第一元件24與第二元件28(柵極)均沿著第一方向排列(例如為Y軸)，且優(yōu)選地，其面積大于第一元件24 的面積，因此從上視圖來(lái)看，第二元件28完全覆蓋了第一元件24。而第二元件28兩側(cè)的基底12中，形成源極(S)/漏極(D)及/或磊晶層(圖中未示出)。值得注意的是，從前面的剖面圖來(lái)看(例如圖1～6)，絕緣區(qū)域形成于第二區(qū)域B內(nèi)，而第一區(qū)域A內(nèi)剖面圖未表示絕緣區(qū)域14的位置，但從圖6A來(lái)看，絕緣區(qū)域14環(huán)繞在源/漏極S/D外的基底中。

本發(fā)明中，請(qǐng)參考圖6以及圖6A，第一區(qū)域A與第二區(qū)域B分別形成兩種不同型態(tài)的晶體管結(jié)構(gòu)，兩者皆與IGZO材質(zhì)整合，換句話(huà)說(shuō)，兩者皆包含有由IGZO材質(zhì)或是CAAC-IGZO材質(zhì)構(gòu)成的第一元件24，且第一元件24至少位于晶體管的通道區(qū)域，也就是位于源極與漏極之間。以第一區(qū)域A內(nèi)的晶體管結(jié)構(gòu)第一實(shí)施方案說(shuō)明，第二元件28作為柵極使用，位于氧化層26上，而位于第二元件28兩側(cè)的基底12可植入離子后，作為晶體管的源/漏極使用。而第一元件24埋于基底12中，直接接觸基底12，并位于源極S與漏極D之間，作為晶體管的通道區(qū)使用。由于IGZO(或是CAAC-IGZO)相對(duì)硅基底具有更快的電子移動(dòng)速率，因此可以進(jìn)一步提升晶體管的效能。而后續(xù)本實(shí)施方案可與其他相關(guān)半導(dǎo)體制程整合，例如形成層間介電層(interlayer dielectric，ILD)、進(jìn)行硅化金屬步驟、形成接觸結(jié)構(gòu)等，上述制程屬于本領(lǐng)域常見(jiàn)技術(shù)，而在此不另外贅述。

此外，圖7A繪示本發(fā)明另外一個(gè)實(shí)施方案中第一區(qū)域A的上視圖。主要與圖6A所示的晶體管差別在于，由于本發(fā)明第一元件24僅需要位于源極S與漏極D之間，而不一定需要延伸至外圍的絕緣區(qū)域14中，因此本實(shí)施方案中，第一元件24的范圍僅位于兩側(cè)的源極S以及漏極D之間，并不會(huì)延伸至絕緣區(qū)域14內(nèi)，上述結(jié)構(gòu)也屬于本發(fā)明涵蓋范圍內(nèi)，其他的材料特征如前所述，在此不另外贅述。

再參考第二區(qū)域B內(nèi)的晶體管結(jié)構(gòu)，也就是本發(fā)明的晶體管結(jié)構(gòu)的第二實(shí)施方案，與第一實(shí)施方案不同的是，本實(shí)施方案中，基底12內(nèi)進(jìn)一步包含有絕緣區(qū)域14，而第一元件24埋于絕緣區(qū)域14內(nèi)，且沿著第一方向排列(例如為Y軸)，第二元件28橫跨于第一元件24上，沿著第二方向(例如為X軸)排列，優(yōu)選而言，第二元件28與第一元件24的排列方向互相垂直。此外從剖面圖來(lái)看(圖6)，絕緣區(qū)域14的頂端與第一元件24的頂端切齊，而第一元件24的頂端又高于基底12的表面。而本實(shí)施方案中，第二元件28同樣位于氧化層26上，作為柵極使用，而位于第二元件28兩側(cè)的第一元件 24則在摻雜離子之后形成源極S/漏極D。此外位于第二元件28正下方的第一元件24，也就是第二元件28與第一元件24的交叉處，則作為晶體管結(jié)構(gòu)中的通道區(qū)域。

相比于熟知的晶體管結(jié)構(gòu)，例如第三區(qū)域C內(nèi)所形成的晶體管結(jié)構(gòu)，本發(fā)明所提供的晶體管結(jié)構(gòu)均與氧化半導(dǎo)體材質(zhì)整合，尤其是銦鎵鋅氧化物(IGZO)或是沿C軸結(jié)晶銦鎵鋅氧化物(CAAC-IGZO)，由于IGZO或是CAAC-IGZO比起熟知的常用于制作晶體管的半導(dǎo)體材質(zhì)(例如硅)，具有較高的電子移動(dòng)速率(mobility)。再者，使用IGZO制造的晶體管在晶體管元件處于關(guān)閉狀態(tài)時(shí)，漏電流極少。IGZO材質(zhì)的另外一項(xiàng)優(yōu)勢(shì)為低耗電量。因此，本發(fā)明以IGZO或是CAAC-IGZO材質(zhì)取代部分晶體管的通道區(qū)域，可有效提升晶體管的效能。

以上所述僅為本發(fā)明的優(yōu)選實(shí)施方案，所有依本發(fā)明權(quán)利要求書(shū)所做的各種變化與修飾，均應(yīng)屬于本發(fā)明的涵蓋范圍。

主要元件符號(hào)說(shuō)明

12 基底

14 絕緣區(qū)域

16 氧化層

18 氮化層

20 凹槽

22 氧化半導(dǎo)體材料

24 第一元件

26 氧化層

28 第二元件

A 第一區(qū)域

B 第二區(qū)域

C 第三區(qū)域

E1 回蝕刻步驟

S 源極

D 漏極