改善SiGe CMOS工藝中PMOS器件的電學(xué)性能的方法
【專利摘要】一種改善SiGe CMOS工藝中PMOS器件的電學(xué)性能的方法，包括：在襯底中形成淺溝槽隔離；對襯底進行阱注入以在襯底中形成N型阱或P型阱；在襯底上制作柵極氧化層，并在柵極氧化層上淀積柵極多晶硅，并進行柵極多晶硅的光刻，從而形成柵極結(jié)構(gòu)；通過原子淀積生成的二氧化硅保護層；對襯底進行I/O輕摻雜注入以形成I/O器件漏輕摻雜結(jié)構(gòu)；制作用于PMOS的第一柵極側(cè)墻；進行PMOS輕摻雜注入以形成PMOS器件漏輕摻雜結(jié)構(gòu)；執(zhí)行SMT預(yù)處理并隨后執(zhí)行鍺硅外延生長工藝；制作第二柵極側(cè)墻；對硅進行NMOS輕摻雜注入以形成NMOS器件漏輕摻雜結(jié)構(gòu)；進行源漏注入并進行熱處理形成源漏極。
【專利說明】改善SiGe CMOS工藝中PMOS器件的電學(xué)性能的方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及深亞微米CMOS半導(dǎo)體高性能工藝制程的優(yōu)化設(shè)計，特別涉及如何優(yōu)化設(shè)計SMT (Stress Memorizat1n Technology,應(yīng)力記憶技術(shù))工藝集成，使得SMT應(yīng)力不會作用于SiGe，減少SiGe錯位的產(chǎn)生，提升鍺硅對器件溝道載流子遷移率的應(yīng)力影響，提高PM0S器件的電學(xué)性能。

【背景技術(shù)】
[0002]隨著超大規(guī)模集成電路技術(shù)的迅速發(fā)展，M0SFET器件的尺寸在不斷減小，通常包括M0SFET器件溝道長度的減小，柵氧化層厚度的減薄等以獲得更快的器件速度。但是隨著超大規(guī)模集成電路技術(shù)發(fā)展至超深亞微米級時，特別是90納米及以下技術(shù)節(jié)點時，減小溝道長度會帶來一系列問題，為了控制短溝道效應(yīng)，會在溝道中摻以較高濃度的雜質(zhì)，這會降低載流子的遷移率，從而導(dǎo)致器件性能下降，單純的器件尺寸減小很難滿足大規(guī)模集成電路技術(shù)的發(fā)展。因此，應(yīng)力工程的廣泛研究用來提高載流子的遷移率，從而達到更快的器件速度，并滿足摩爾定律的規(guī)律。
[0003]上世紀80年代到90年代，學(xué)術(shù)界就已經(jīng)開始基于硅基襯底實現(xiàn)異質(zhì)結(jié)構(gòu)研究，直到本世紀初才實現(xiàn)商業(yè)應(yīng)用。其中有兩種代表性的應(yīng)力應(yīng)用，一種是由IBM提出的雙軸應(yīng)力技術(shù)(Biaxial Technique);另一種是由Intel提出的單軸應(yīng)力技術(shù)(UniaxialTechnique),即 SMT (Stress Memorizat1n Technology)對 NM0SFET 的溝道施加張應(yīng)力提高電子的遷移率，選擇性(或嵌入)外延生長鍺硅SiGe對PM0SFET溝道施加壓應(yīng)力提高空穴的遷移率，從而提高器件的性能。
[0004]目前，對于鍺硅外延生長工藝的研究主要集中于如何提高鍺硅中鍺的濃度，鍺的濃度越高，晶格失配越大，產(chǎn)生的應(yīng)力越大，對載流子遷移率的提高越顯著；另外，鍺硅的形狀，從U-型發(fā)展到Σ -型，Σ -型的鍺硅更加接近多晶硅的邊緣，即靠近器件溝道，應(yīng)力越直接作用于器件溝道的載流子，對器件性能的提升明顯。但是，鍺硅工藝過程中，由于外延工藝本身，或者后續(xù)的工藝(比如說高濃度離子注入、SMT熱處理等)都會使得鍺硅性成錯位缺陷，造成鍺硅應(yīng)力的釋放、減弱，削弱了應(yīng)力對器件溝道載流子的影響，PM0S器件性能退化。
[0005]在傳統(tǒng)高性能鍺硅CMOS工藝中，鍺硅對PM0S施加壓應(yīng)力，而SMT對NM0S施加張應(yīng)力，提高了器件的電學(xué)性能。高性能鍺硅CMOS工藝開發(fā)過程中我們發(fā)現(xiàn)，傳統(tǒng)工藝中的SMT技術(shù)是在源漏離子注入之后，在N/PM0S上整體沉積一層張應(yīng)力的氮化硅層，然后通過熱處理使得張應(yīng)力施加于器件的溝道。對于NM0S，SMT張應(yīng)力有利于電子遷移率的提升，但對于PM0S，尤其對于鍺硅，受到SMT的張應(yīng)力，同時其本身會產(chǎn)生往溝道方向的壓應(yīng)力，兩者應(yīng)力的作用，使得鍺硅出現(xiàn)錯位缺陷，造成鍺硅應(yīng)力的釋放、減弱，削弱了應(yīng)力對器件溝道載流子的影響，PM0S器件性能退化。在鍺硅外延生長后的TEM照片顯示外延工藝本身并不會產(chǎn)生錯位缺陷，而在器件制作完成后TEM顯示嚴重的錯位缺陷。


【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問題是針對現(xiàn)有技術(shù)中存在上述缺陷，提供一種能夠改善SiGe CMOS工藝中PM0S器件的電學(xué)性能的方法。
[0007]為了實現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明，提供了一種改善SiGe CMOS工藝中PM0S器件的電學(xué)性能的方法，其特征在于包括依次執(zhí)行下述步驟:
[0008]第一步驟:在襯底中形成淺溝槽隔離；
[0009]第二步驟:對襯底進行阱注入以在襯底中形成N型阱或P型阱；
[0010]第三步驟:在襯底上制作柵極氧化層，并在柵極氧化層上淀積柵極多晶硅，并進行柵極多晶硅的光刻，從而形成柵極結(jié)構(gòu)；
[0011]第四步驟:通過原子淀積在襯底表面生成二氧化硅保護層；
[0012]第五步驟:對襯底進行I/O輕摻雜注入以形成I/O器件漏輕摻雜結(jié)構(gòu)；
[0013]第六步驟:制作用于PM0S的第一柵極側(cè)墻；
[0014]第七步驟:進行PM0S輕摻雜注入以形成PM0S器件漏輕摻雜結(jié)構(gòu)；
[0015]第八步驟:執(zhí)行SMT預(yù)處理并隨后執(zhí)行鍺硅外延生長工藝；
[0016]第九步驟:制作第二柵極側(cè)墻；
[0017]第十步驟:對硅進行NM0S輕摻雜注入以形成NM0S器件漏輕摻雜結(jié)構(gòu)；
[0018]第十一步驟:進行源漏注入并進行熱處理形成源漏極。
[0019]優(yōu)選地，第八步驟包括:首先進行SMT光刻；隨后執(zhí)行NM0S低溫碳離子注入以形成非晶態(tài)；隨后進行鍺硅生長阻擋氮化硅層沉積，所述鍺硅生長阻擋氮化硅層為SMT張應(yīng)力氮化硅層；然后進行鍺硅工藝處理。
[0020]優(yōu)選地，鍺硅工藝處理包括:進行光刻以使得PM0S區(qū)域暴露出來，進行硅凹陷刻蝕以去除PM0S區(qū)域的氮化硅層，然后進行熱處理以使得SMT應(yīng)力施加于NM0S區(qū)域，并隨后執(zhí)行鍺硅外延生長。
[0021]優(yōu)選地，在第七步驟中，在PM0S輕摻雜注入之后不進行退火處理。
[0022]優(yōu)選地，所述改善SiGe CMOS工藝中PM0S器件的電學(xué)性能的方法還包括:制作硅化物、金屬前介質(zhì)、通孔、金屬插塞和金屬層。
[0023]優(yōu)選地，所述改善SiGe CMOS工藝中PM0S器件的電學(xué)性能的方法用于制造CMOS器件。
[0024]優(yōu)選地，制作用于PM0S的第一側(cè)墻包括SiN的淀積和刻蝕。
[0025]優(yōu)選地，制作用于NM0S的第二柵極側(cè)墻包括Si02和SiN的淀積和刻蝕。
[0026]優(yōu)選地，所述襯底是硅襯底。

【專利附圖】

【附圖說明】
[0027]結(jié)合附圖，并通過參考下面的詳細描述，將會更容易地對本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點和特征，其中:
[0028]圖1示意性地示出了根據(jù)本發(fā)明優(yōu)選實施例的改善SiGe CMOS工藝中PM0S器件的電學(xué)性能的方法的流程圖。
[0029]需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標有相同或者類似的標號。

【具體實施方式】
[0030]為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實施例和附圖對本發(fā)明的內(nèi)容進行詳細描述。
[0031]本發(fā)明中，不局限于優(yōu)化鍺硅工藝本身優(yōu)化設(shè)計，而是從整個高性能工藝集成的角度，合理設(shè)計工藝流程，使得SMT工藝不會造成鍺硅錯位缺陷，從而鍺硅產(chǎn)生的應(yīng)力更為顯著地作用于器件溝道，提升PM0S器件性能。
[0032]具體地，圖1示意性地示出了根據(jù)本發(fā)明優(yōu)選實施例的改善SiGe CMOS工藝中PM0S器件的電學(xué)性能的方法的流程圖。
[0033]更具體地說，如圖1所示，根據(jù)本發(fā)明優(yōu)選實施例的改善SiGe CMOS工藝中PM0S器件的電學(xué)性能的方法包括:
[0034]首先進行第一步驟S10，在襯底(例如硅襯底)中形成淺溝槽隔離。
[0035]接著進行第二步驟S11，對襯底進行阱注入以在襯底中形成N型阱或P型阱。
[0036]接著進行第三步驟S12，在襯底上制作柵極氧化層，并在柵極氧化層上淀積柵極多晶硅，并進行柵極多晶硅的光刻，從而形成柵極結(jié)構(gòu)。
[0037]接著繼續(xù)第四步驟S13，通過原子淀積在襯底表面生成二氧化硅保護層，保護器件的娃表面，減少表面娃的損失。
[0038]接著繼續(xù)第五步驟S14，對襯底進行I/O輕摻雜注入以形成I/O器件漏輕摻雜結(jié)構(gòu)。
[0039]接著繼續(xù)第六步驟S15，制作用于PM0S的第一柵極側(cè)墻；具體地，例如，制作用于PM0S的第一柵極側(cè)墻包括SiN的淀積和刻蝕。
[0040]接著繼續(xù)第七步驟S16，進行PM0S輕摻雜注入以形成PM0S器件漏輕摻雜結(jié)構(gòu)；其中，在PM0S輕摻雜注入之后不進行退火處理。
[0041]接著繼續(xù)第八步驟S17，執(zhí)行SMT預(yù)處理并隨后執(zhí)行鍺硅外延生長工藝。
[0042]優(yōu)選地，在第八步驟S17中，執(zhí)行SMT預(yù)處理并隨后執(zhí)行鍺硅外延生長工藝具體可包括:首先進行SMT光刻；隨后執(zhí)行NM0S低溫碳離子注入以形成非晶態(tài)；隨后進行鍺硅生長阻擋氮化硅層沉積，所述鍺硅生長阻擋氮化硅層為SMT張應(yīng)力氮化硅層；然后進行鍺硅工藝處理(具體地，例如，鍺硅工藝處理包括:進行光刻以使得PM0S區(qū)域暴露出來，進行硅凹陷(Si Recess)刻蝕以去除PM0S區(qū)域的氮化硅層，然后進行熱處理以使得SMT應(yīng)力正常施加于NM0S區(qū)域，并隨后執(zhí)行鍺硅外延生長)。
[0043]可以看出，對于第八步驟S17，傳統(tǒng)工藝高性能鍺硅CMOS工藝此時進行PLDD離子注入后退火并進行鍺硅工藝，而SMT工藝則是在源漏離子注入之后。與此不同，在本發(fā)明中，在PLDD離子注入后，接著進行SMT光刻，可采用NM0S源漏離子注入的光罩，不需要額外的光罩，節(jié)約了成本，然后為了 SMT工藝進行NM0S低溫碳離子注入形成非晶態(tài)，去除光阻后進行鍺硅生長阻擋層氮化硅沉積，該氮化硅層采用SMT張應(yīng)力氮化硅層，然后進行鍺硅工藝，包括鍺硅光刻，使得PM0S區(qū)域暴露出來，Si Recess刻蝕使得PM0S區(qū)域的氮化硅層被去除，然后進行熱處理使得SMT應(yīng)力正常施加于NM0S區(qū)域，而不會影響PM0S，最后進行鍺硅外延生長工藝。
[0044]接著繼續(xù)第九步驟S18，制作用于NM0S的第二柵極側(cè)墻；例如，制作用于NM0S的第二柵極側(cè)墻包括多Si02和SiN的淀積、刻蝕。
[0045]接著繼續(xù)第十步驟S19，對硅進行NM0S輕摻雜注入以形成NM0S器件漏輕摻雜結(jié)構(gòu)。
[0046]接著繼續(xù)第十一步驟S20，進行源漏注入并進行熱處理形成源漏極。
[0047]接著繼續(xù)制作硅化物、金屬前介質(zhì)、通孔、金屬插塞和金屬層。
[0048]由此，本發(fā)明優(yōu)化設(shè)計了 SMT工藝流程，使得SMT應(yīng)力不會作用于SiGe，減少SiGe錯位的產(chǎn)生，提升鍺硅對器件溝道載流子遷移率的應(yīng)力影響，提高PM0S器件的電學(xué)性倉泛。
[0049]可以理解的是，雖然本發(fā)明已以較佳實施例披露如上，然而上述實施例并非用以限定本發(fā)明。對于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。
【權(quán)利要求】
1.一種改善SiGe CMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于包括依次執(zhí)行下述步驟: 第一步驟:在襯底中形成淺溝槽隔離； 第二步驟:對襯底進行阱注入以在襯底中形成N型阱或P型阱； 第三步驟:在襯底上制作柵極氧化層，并在柵極氧化層上淀積柵極多晶硅，并進行柵極多晶娃的光刻，從而形成柵極結(jié)構(gòu)； 第四步驟:通過原子淀積在襯底表面生成二氧化硅保護層； 第五步驟:對襯底進行I/O輕摻雜注入以形成I/O器件漏輕摻雜結(jié)構(gòu)； 第六步驟:制作用于PMOS的第一柵極側(cè)墻； 第七步驟:進行PMOS輕摻雜注入以形成PMOS器件漏輕摻雜結(jié)構(gòu)； 第八步驟:執(zhí)行SMT預(yù)處理并隨后執(zhí)行鍺硅外延生長工藝； 第九步驟:制作用于NMOS的第二柵極側(cè)墻； 第十步驟:對硅進行NMOS輕摻雜注入以形成NMOS器件漏輕摻雜結(jié)構(gòu)； 第十一步驟:進行源漏注入并進行熱處理形成源漏極。
2.根據(jù)權(quán)利要求1所述的改善SiGeCMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于，第八步驟包括:首先進行SMT光刻；隨后執(zhí)行NMOS低溫碳離子注入以形成非晶態(tài)；隨后進行鍺硅生長阻擋氮化硅層沉積，所述鍺硅生長阻擋氮化硅層為SMT張應(yīng)力氮化硅層；然后進行鍺硅工藝處理。
3.根據(jù)權(quán)利要求2所述的改善SiGeCMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于，鍺硅工藝處理包括:進行光刻以使得PMOS區(qū)域暴露出來，進行硅凹陷刻蝕以去除PMOS區(qū)域的氮化硅層，然后進行熱處理以使得SMT應(yīng)力施加于NMOS區(qū)域，并隨后執(zhí)行鍺硅外延生長。
4.根據(jù)權(quán)利要求1至3之一所述的改善SiGeCMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于，在第七步驟中，在PMOS輕摻雜注入之后不進行退火處理。
5.根據(jù)權(quán)利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于還包括:制作硅化物、金屬前介質(zhì)、通孔、金屬插塞和金屬層。
6.根據(jù)權(quán)利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于，所述改善SiGe CMOS工藝中PMOS器件的電學(xué)性能的方法用于制造CMOS器件。
7.根據(jù)權(quán)利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于，制作用于PMOS的第一側(cè)墻包括SiN的淀積和刻蝕。
8.根據(jù)權(quán)利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于，制作用于NMOS的第二柵極側(cè)墻包括S12和SiN的淀積和刻蝕。
9.根據(jù)權(quán)利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學(xué)性能的方法，其特征在于，所述襯底是硅襯底。
【文檔編號】H01L21/8238GK104392960SQ201410697473
【公開日】2015年3月4日 申請日期:2014年11月26日 優(yōu)先權(quán)日:2014年11月26日
【發(fā)明者】周建華 申請人:上海華力微電子有限公司