半導體裝置的制造方法
【專利摘要】實施方式的半導體裝置的制造方法中，準備基板，從從液相中在基板的表面生長p型的SiC單晶層，該液相為，含有Si(硅)、C(碳)、p型雜質、以及n型雜質，在將p型雜質設為元素A、將n型雜質設為元素D的情況下，元素A和元素D的組合為從Al(鋁)和N(氮)、Ga(鎵)和N(氮)、以及In(銦)和N(氮)中選擇的至少一個組合即第一組合、以及B(硼)和P(磷)的第二組合中的至少一方的組合，構成第一或第二組合的元素D的濃度相對于元素A的濃度的比大于0.33小于1.0。
【專利說明】半導體裝置的制造方法
[0001]相關申請的參照:本申請享有2013年9月20日申請的日本專利申請?zhí)?013 —194769的優(yōu)先權利益，在本申請中援引該日本專利申請全部內容。

【技術領域】
[0002]本發(fā)明主要涉及半導體裝置的制造方法。

【背景技術】
[0003]作為下一代的功率半導體器件用的材料，SiC (碳化硅)備受期待。SiC與Si (硅)相比較，具有帶隙為3倍、電擊穿強度約為10倍、熱傳導率約為3倍這樣的優(yōu)良的物性。如果能夠活用該特性，能夠實現(xiàn)低損失且能夠進行高溫動作的功率半導體器件。
[0004]另一方面，已知SiC單晶中的穿透螺旋位錯(Threading ScrewDislocat1n (TSD))、基底面位錯(Basal Plane Dislocat1n (BPD))等位錯會導致器件特性劣化。


【發(fā)明內容】

[0005]本發(fā)明所要解決的課題在于提供能夠抑制器件特性的劣化的半導體裝置的制造方法。
[0006]實施方式的半導體裝置的制造方法中，準備基板，從液相中在基板的表面生長P型的SiC單晶層，液相為，含有Si (硅)、C (碳)、p型雜質及η型雜質，在將P型雜質設為元素Α、將η型雜質設為元素D的情況下，元素A和元素D的組合為第一組合和第二組合中的至少一方的組合，該第一組合是從Al(鋁)和N(氮)、Ga(鎵)和N(氮)、以及In(銦)和N(氮)中選擇的一個組合，該第二組合是B(硼)和P(磷)的組合，并且，構成第一或第二組合的元素D的濃度相對于元素A的濃度的比大于0.33小于1.0。
[0007]通過上述結構，提供能夠抑制器件特性的劣化的半導體裝置的制造方法。

【專利附圖】

【附圖說明】
[0008]圖1是表示第一實施方式的半導體裝置的模式截面圖。
[0009]圖2是表示第一實施方式的半導體裝置的制造方法的流程圖。
[0010]圖3是表示第一實施方式的半導體裝置的制造方法的模式截面圖。
[0011]圖4是表示第一實施方式的制造方法中使用的液相生長裝置的模式截面圖。
[0012]圖5是表示第一實施方式的半導體裝置的制造方法的模式截面圖。
[0013]圖6是表示第一實施方式的半導體裝置的制造方法的模式截面圖。
[0014]圖7是表示第一實施方式的半導體裝置的制造方法的模式截面圖。
[0015]圖8是表示第一實施方式的半導體裝置的制造方法的模式截面圖。
[0016]圖9是說明第一實施方式的半導體裝置的制造方法的作用的圖。
[0017]圖10是說明共摻雜的作用的圖。
[0018]圖11是說明共摻雜的作用的圖。
[0019]圖12是說明共摻雜的作用的圖。
[0020]圖13是說明共摻雜的作用的圖。
[0021]圖14是說明共摻雜的作用的圖。
[0022]圖15是表示η型SiC的情況的Al、N的濃度和方塊電阻的關系的圖。
[0023]圖16是表示P型SiC的情況的N、Al的濃度和方塊電阻的關系的圖。
[0024]圖17是表示第二實施方式的半導體裝置的模式截面圖。
[0025]圖18是表示第二實施方式的半導體裝置的制造方法的流程圖。
[0026]圖19是表示第二實施方式的半導體裝置的制造方法的模式截面圖。
[0027]圖20是表示第二實施方式的半導體裝置的制造方法的模式截面圖。
[0028]圖21是表示第三實施方式的半導體裝置的模式截面圖。
[0029]圖22是表示第三實施方式的半導體裝置的制造方法的流程圖。
[0030]圖23是表示第三實施方式的半導體裝置的制造方法的模式截面圖。
[0031]圖24是表示第三實施方式的半導體裝置的制造方法的模式截面圖。
[0032]圖25是表示第四實施方式的半導體裝置的模式截面圖。
[0033]圖26是表示第四實施方式的半導體裝置的制造方法的流程圖。
[0034]圖27是表示第四實施方式的半導體裝置的制造方法的模式截面圖。
[0035]圖28是表示第四實施方式的半導體裝置的制造方法的模式截面圖。
[0036]圖29是表示第五實施方式的半導體裝置的模式截面圖。
[0037]圖30是表示第五實施方式的半導體裝置的制造方法的流程圖。
[0038]圖31是表示第五實施方式的半導體裝置的制造方法的模式截面圖。

【具體實施方式】
[0039]以下，參照附圖對本發(fā)明的實施方式進行說明。另外，在以下的說明中，對相同的構件等賦予相同的附圖標記，對于說明過一次的構件等，適當?shù)厥÷云湔f明。
[0040]此外，在以下的說明中，η+、η、η —以及ρ+、ρ、P —的表述表示各導電型中的雜質濃度的相對的高低。即η+表示與η相比η型的雜質濃度相對地高、η一表示與η相比η型的雜質濃度相對地低。此外，P+表示與P相比P型的雜質濃度相對地高、P—表示與P相比P型的雜質濃度相對地低。另外，也有時將η+型、η —型僅記作η型，將ρ+型、ρ —型僅記作ρ型。
[0041](第一實施方式)
[0042]本實施方式的半導體裝置的制造方法中，準備基板，在基板的表面，從液相中生長出P型的SiC單晶層，其中，液相為，含有Si (硅)、C (碳)、ρ型雜質、以及η型雜質，在將P型雜質設為元素Ajf η型雜質設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al (鋁)和N (氮)、Ga (鎵)和N (氮)、以及In(銦)和N(氮)的組合中選出的至少一個組合，第二組合為B(硼)和P(磷)的組合，構成第一或第二組合的元素D的濃度相對于元素A的濃度的比大于0.33小于1.0，構成組合的元素A的濃度為I X 1016cm — 3以上I X 1022cm-3以下。
[0043]特別是，在SiC單晶層的表面，通過外延生長而形成η型的SiC層，在SiC層的表面，形成P型的第一 SiC區(qū)域，在第一 SiC區(qū)域的表面，形成η型的第二 SiC區(qū)域，在第一SiC區(qū)域的表面，形成P型的第三SiC區(qū)域，在SiC層、第一 SiC區(qū)域的表面，形成柵極絕緣膜，在柵極絕緣膜上，形成柵電極，形成與第二 SiC區(qū)域以及第三SiC區(qū)域連接的第一電極，形成與SiC單晶層電連接的第二電極。
[0044]圖1是表示通過本實施方式的半導體裝置的制造方法制造出的IGBT(InsulatedGate Bipolar Transistor)的結構的模式截面圖。
[0045]該IGBT100具備ρ型SiC單晶基板10。該ρ型SiC單晶基板10是4Η — SiC基板(PSiC單晶基板)，作為ρ型雜質而包含有雜質濃度為IXlO18以上lX 1022cm —3以下程度的例如Al(鋁)。
[0046]在ρ型的SiC單晶基板10上，具備通過液相生長法形成的ρ型的SiC單晶層(pSiC單晶層)12。該P型的SiC單晶層12中共摻雜有ρ型雜質和η型雜質。然后，在將ρ型雜質設為元素Ajf η型雜質設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al (鋁)和N(氮)、Ga(鎵)和N(氮)、或者In(銦)和N(氮)中選擇的組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的元素D的濃度相對于元素A的濃度的比(濃度D/濃度Α)大于0.33小于1.0。在本實施方式中，構成上述組合的元素A的濃度為I X 1018cm — 3以上lX 1022cm — 3以下。
[0047]例如，在Al(鋁)和N(氮)、Ga(鎵)和N(氮)、或者In (銦)和N(氮)的第一組合的情況下，元素A也可以是從Al(鋁)、Ga(鎵)或者In(銦)中選擇的I種元素。此夕卜，也可以是，由Al (元素A1)和Ga(元素A2)等2種元素、或者Al (元素A1)、Ga(元素A2)、In (元素A3)這3種元素構成。在為多個元素的情況下，考慮成2種或者3種元素一起構成組合的元素A，只要滿足上述元素D的濃度相對于元素A的濃度的比、元素A的濃度的條件即可。
[0048]此外，也有可能是第一組合和第二組合這兩者共存。但是，至少構成第一組合、第二組合的任意一方的元素要滿足上述元素D的濃度相對于元素A的濃度的比、元素A的濃度的條件。換言之，第一組合和第二組合必須單獨地滿足元素比、元素濃度。這是因為，在第一組合的雜質與第二組合的雜質的之間不形成后面詳述的三聚體。
[0049]例如，在Al 為 I X 118Cm 3、Ga 為 I X 118Cm 3、N 為 IXlO18Cm 3 的情況下，N/(Al+Ga) = 0.5，Al+Ga為2 X 1018cm —3,因此，元素比和濃度都在實施方式的范圍內。
[0050]此夕卜，例如，在B 為 4X1018cm —3、P 為 lX1018cm —3、N 為 I X1018cm ^3 的情況下，僅著眼于作為第二組合的B和P。于是，P/B = 0.25，不滿足元素比，在實施方式的范圍外。
[0051]此夕卜，例如，在Al 為 5X1017cm —3、B 為 5X1017cm —3、N 為 2.5X1017cm —3、P 為2.5X 117CnT3的情況下，若看第一組合的話，N/A1 = 0.5，比的條件是滿足的，但是Al的濃度低于lX1018cm —3。若看第二組合的話，P/B = 0.5，比的條件是滿足的，但是B的濃度低于lX1018cm — 3。因此，第一以及第二組合的哪個都未獨立地滿足元素比、元素濃度，因此，在實施方式的范圍外。
[0052]另外，本實施方式并不排除作為ρ型雜質、η型雜質而含有上述例示以外的元素的情況。以下，以元素A為Al (鋁)、元素D為N(氮)的情況為例進行說明。
[0053]pSiC單晶層12的Al的濃度為I X1018cm — 3以上I X 1022cm — 3以下。pSiC單晶層12的厚度例如為I μ m以上350 μ m以下。
[0054]在該pSiC單晶層12的表面，形成有η型雜質的雜質濃度例如為5Χ 1015cm — 3以上2 X 1016cm — 3以下的η型的SiC層(η — SiC層)14。η — SiC層14的膜厚例如為5 μ m以上120μπι以下。
[0055]在n —SiC層14的一部分表面，形成有P型雜質的雜質濃度例如為5X 115以上IXlO17Cm-3以下的ρ型的第一 SiC區(qū)域(第一發(fā)射極區(qū)域)66。第一發(fā)射極區(qū)域66的深度例如為0.6μπι程度。
[0056]在第一 SiC區(qū)域(第一發(fā)射極區(qū)域)66的一部分表面，形成有η型雜質的雜質濃度例如為I X 118Cm一3以上I X 122Cm一3以下的η.型的第二 SiC區(qū)域(第二發(fā)射極區(qū)域)58。第二發(fā)射極區(qū)域58的深度與第一 SiC區(qū)域(第一發(fā)射極區(qū)域)66的深度相比較淺，例如為0.3 μ m程度。
[0057]此外，在第一 SiC區(qū)域(第一發(fā)射極區(qū)域)66的一部分表面、且n+型的第二 SiC區(qū)域(第二發(fā)射極區(qū)域)58的側方，形成有ρ型雜質的雜質濃度例如為lX1018cm — 3以上lX 1022cm —3以下的ρ+型的第三SiC區(qū)域(發(fā)射極接觸區(qū)域)60。發(fā)射極接觸區(qū)域60的深度與第一 SiC區(qū)域(第一發(fā)射極區(qū)域)66的深度相比較淺，例如為0.3 μ m程度。
[0058]在η — SiC層14以及第一 SiC區(qū)域(第一發(fā)射極區(qū)域)66的表面，具備以跨著該區(qū)域及層的方式連續(xù)地形成的柵極絕緣膜28。柵極絕緣膜28中例如能夠應用氧化硅膜(S12膜)、氮氧化硅膜、或者high — k絕緣膜。
[0059]然后，在柵極絕緣膜28上，形成有柵電極30。在柵電極30中例如能夠應用多晶硅等。在柵電極30上，形成有例如由S12膜形成的層間絕緣膜32。
[0060]柵電極下的被第二 SiC區(qū)域(第二發(fā)射極區(qū)域)58和η — SiC層14夾著的第一 SiC區(qū)域66成為溝道區(qū)域。
[0061]然后，具備與第二 SiC區(qū)域(第二發(fā)射極區(qū)域)58、第三SiC區(qū)域(發(fā)射極接觸區(qū)域)60電連接的導電性的第一電極(發(fā)射極電極)54。第一電極(發(fā)射極電極)54例如由Ni (鎳)的阻擋金屬層54a和阻擋金屬層54a上的Al的金屬層54b構成。也可以是，Ni的阻擋金屬層54a和Al的金屬層54b反應而形成合金。
[0062]此外，在pSiC單晶基板10的背面，形成有導電性的第二電極(集電極)56。第二電極(集電極)56例如為Ni。
[0063]接下來，對本實施方式的半導體裝置的制造方法進行說明。
[0064]圖2是示例本實施方式的半導體裝置的制造方法的流程圖。圖3、圖5?8是表示本實施方式的半導體裝置的制造方法的模式截面圖。此外，圖4是本實施方式的制造方法中使用的液相生長裝置的模式截面圖。
[0065]如圖2所示，半導體裝置的制造方法具備如下步驟:PSiC單晶基板準備(步驟S100)、基于液相生長法的PSiC單晶層形成(步驟S101)、n —SiC層形成(步驟S102)、ρ型雜質離子注入(步驟S104)、η型雜質離子注入(步驟S106)、ρ型雜質離子注入(步驟S108)、退火(步驟S110)、柵極絕緣膜形成(步驟S112)、柵電極形成(步驟S114)、層間膜形成(步驟S116)、第一電極形成(步驟S118)、第二電極形成(步驟S120)以及退火(步驟 S122)。
[0066]首先，在步驟SlOO中，準備4Η —SiC的低電阻的ρ型的SiC單晶基板(pSiC單晶基板)10，該SiC單晶基板10作為P型雜質而包含雜質濃度為5 X 118CnT3程度的Al (鋁)，厚度例如為200 μ m。
[0067]接下來，在步驟SlOl中，在pSiC單晶基板10的表面，通過基于液相生長法的外延生長，形成P型的SiC單晶層12 (圖3)。PSiC單晶基板10的表面例如相對于{0001}面具備0.5度以上8度以下的偏離角(off angle)。
[0068]圖4是ρ型SiC單晶層12的形成中使用的液相生長裝置的模式截面圖。液相生長裝置具備貯存液相I的坩鍋2、能夠在端部支撐籽晶3的支撐部4、以及對液相I以及籽晶3進行加熱的加熱器5。坩鍋2例如由石墨形成。
[0069]在步驟SlOl中，在支撐部4，作為籽晶3而將pSiC單晶基板10固定于支撐部4的端部。坩鍋2內的液相I通過加熱器5被加熱至例如1800°C以上2100°C以下。液相I中含有Si (硅)、C(碳)、p型雜質、以及η型雜質。然后，在將ρ型雜質設為元素Ajf η型雜質設為元素D的情況下，元素A和元素D的組合為第一組合和第二組合中的至少一方的組合，該第一組合是從Al(鋁)和N(氮)、Ga(鎵)和N(氮)、或者In(銦)和N(氮)中選擇的組合，該第二組合是B (硼)和P (磷)的組合，構成第一或第二組合的元素D的濃度相對于兀素A的濃度的比大于0.33小于1.0。在本實施方式中，兀素A為Al,兀素D為N。
[0070]使pSiC單晶基板10的表面浸潰在液相I中，在PSiC單晶基板10的表面，從液相I通過外延生長而形成P型的SiC單晶層(PSiC單晶層)12。
[0071]所形成的pSiC單晶層12中共摻雜有P型雜質和η型雜質。然后，在將P型雜質設為元素Ajf η型雜質設為元素D的情況下，元素A和元素D的組合為第一組合和第二組合中的至少一方的組合，該第一組合是從Al (鋁)和N (氮)、Ga (鎵)和N (氮)、以及In (銦)和N(氮)中選擇的至少一個組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的元素D的濃度相對于元素A的濃度的比(濃度D/濃度A)大于0.33小于1.0。在本實施方式中，元素A為Al,元素D為N。
[0072]pSiC單晶層12的Al的濃度例如為I X1018cm — 3以上I X 1022cm — 3以下。pSiC單晶層12的ρ型雜質和η型雜質的濃度能夠通過控制液相I中的P型雜質和η型雜質的濃度來實現(xiàn)所需的值。
[0073]pSiC單晶層12的厚度例如為I μ m以上350 μ m以下。
[0074]接下來，在步驟S102中，在pSiC單晶層12的表面，通過外延生長法，生長出作為η型雜質而包含雜質濃度lX1016cm —3程度的例如N、且厚度為100 μ m程度的高電阻的η 一SiC 層 14。
[0075]之后，通過基于光刻和蝕刻進行的圖案形成，形成例如S12的第一掩模材42。在步驟S104中，將該第一掩模材42用作離子注入掩模，將作為ρ型雜質的Al向η — SiC層14進行離子注入，形成第一 SiC區(qū)域(第一發(fā)射極區(qū)域)66 (圖5)。
[0076]之后，通過基于光刻和蝕刻進行的圖案形成，形成例如S12的第二掩模材44。在步驟S106中，將該第二掩模材44用作離子注入掩模，將作為η型雜質的N向n —SiC層14進行離子注入，形成η型的第二 SiC區(qū)域(第二發(fā)射極區(qū)域)58 (圖6)。
[0077]之后，通過基于光刻和蝕刻進行的圖案形成，形成例如S12的第三掩模材46。在步驟S108中，將該第三掩模材46用作離子注入掩模，將作為ρ型雜質的Al向n —SiC層14進行離子注入，形成P型的第三SiC區(qū)域(發(fā)射極接觸區(qū)域)60 (圖7)。
[0078]在步驟SllO中，進行用于使離子注入了的P型雜質和η型雜質活化的退火。該退火例如將氬氣用作氣氛體，使用了加熱溫度1600°C、加熱時間30分鐘這樣的條件。此時，導入到了 SiC內部的雜質的活化得以實現(xiàn)，但是擴散只有稍許。
[0079]在步驟S112中，例如,通過CVD(Chemical Vapor Deposit1n)法或者熱氧化法形成S12膜的柵極絕緣膜28。然后，在步驟S114中，在柵極絕緣膜28上，例如形成有多晶硅的柵電極30。然后，在步驟S116中，在柵電極30上，形成有例如由S12膜形成的層間絕緣膜32 (圖8)。
[0080]之后，在步驟S118中，形成有與第二 SiC區(qū)域(發(fā)射極區(qū)域)58、第三SiC區(qū)域(發(fā)射極接觸區(qū)域)60電連接的導電性的第一電極(發(fā)射極電極)54。第一電極(發(fā)射極電極)54例如通過Ni (鎳)和Al的濺射來形成。
[0081]在步驟S120中，在pSiC單晶基板10的背面?zhèn)?，形成有導電性的第二電極(集電極)56。第二電極(集電極)56例如通過Ni的派射來形成。
[0082]在步驟S122中，為了減小第一電極54和第二電極56的接觸電阻，進行退火。退火例如在氬氣氣氛中以1000°c來進行。
[0083]通過以上的制造方法，形成了圖1所示的IGBT100。
[0084]圖9是說明本實施方式的半導體裝置的制造方法的作用的圖。在本實施方式中，pSiC單晶基板10相對于例如{0001}面具備例如0.5度以上8度以下的偏離角。
[0085]在pSiC單晶基板10，存在有從內部到達表面的穿透螺旋位錯(TSD)。在TSD存在于表面的pSiC單晶基板10中，假設通過氣相生長法而外延生長pSiC單晶層12或η — SiC層14，則如圖9中點線所示，TSD會延續(xù)到n —SiC層14，可能會到達η — SiC層14表面。例如在表面存在有TSD的n —SiC層14的表面，通過例如熱氧化來形成柵極絕緣膜28。于是，TSD會導致柵極絕緣膜的可靠性劣化。
[0086]在本實施方式中，在pSiC單晶基板10的表面，使用液相生長法來形成pSiC單晶層12。通過使用液相生長法，使得在pSiC單晶層12中TSD被變換成基底面位錯(BPD)。BPD沿著{0001}面延伸，向pSiC單晶層12的側面穿出。換言之，BPD按照偏離角延伸，向側面穿出。因此，能夠抑制TSD到達n —SiC層14的表面。因此，在η — SiC層14的表面形成的柵極絕緣膜28的可靠性提高。
[0087]此外，若在n —SiC層14中存在有BPD，則在IGBT100的順向通電時，導通電阻增大，可能會導致器件特性劣化。根據(jù)本實施方式，BH)向pSiC單晶層12的側面穿出，由此，能夠抑制BH)延續(xù)到n —SiC層14中。因此，由BPD引起的器件特性的劣化也得以抑制。
[0088]pSiC單晶基板10的表面優(yōu)選相對于{0001}面具備0.5度以上8度以下的偏離角，更優(yōu)選該偏離角為2度以上6度以下。若偏離角低于上述范圍，則可能無法進行穩(wěn)定的外延生長。此外，若偏離角高于上述范圍，則晶體表面的凹凸變大而在表面形成的柵極絕緣膜的可靠性可能會減小。此外，若偏離角高于上述范圍，則在將TSD變換成了 BH)之后使BPD在晶體側面穿出去的效率可能會減小。
[0089]此外，在本實施方式中，在pSiC單晶層12中，作為ρ型雜質的Al (鋁)和作為η型雜質的N(氮)以規(guī)定的比例被共摻雜。由此，pSiC單晶層12的電阻被減小。由此，IGBT100的導通電阻被減小。
[0090]另外，在本實施方式中，η型雜質例如優(yōu)選為N(氮)或P (磷)，但是，也能夠應用As (砷)等。此外，ρ型雜質例如優(yōu)選為Al (鋁)，但是也能夠應用B (硼)、Ga (鎵)、In (銦)
坐寸ο
[0091]以下，對本實施方式的共摻雜的作用以及效果進行詳細描述。
[0092]發(fā)明人進行研究，結果發(fā)現(xiàn)，通過相對于SiC共摻雜ρ型雜質(P型摻雜劑)的Al和η型雜質(η型摻雜劑)的N，能夠產(chǎn)生Al、N的配對。在該配對狀態(tài)下，載流子被補償，載流子成為零的狀態(tài)。
[0093]圖10以及圖11是說明共摻雜的作用的圖。圖10為η型SiC的情況，圖11為P型SiC的情況。根據(jù)發(fā)明人進行的第一原理計算明確了:在SiC中，以Α1、Ν相鄰的方式Al進入Si(硅)位點，N進入C(碳)位點，由此，作為體系而穩(wěn)定化。
[0094]S卩，如圖10以及圖11所示，與Α1、Ν未結合而離散的狀態(tài)相比，通過Α1、Ν結合而形成Al — N配對結構,體系的能量穩(wěn)定2.9eV。在Al量與N量一致的情況下,兩者全部成為了配對結構的狀態(tài)是最穩(wěn)定的。
[0095]在此，第一原理計算是使用了超軟贗勢的計算。超軟贗勢是由范德比爾特等開發(fā)出的贗勢的一種。例如，晶格常數(shù)具備能夠以I %以下的誤差實現(xiàn)實驗值的高精度。導入雜質(摻雜劑)，進行結構弛豫，計算穩(wěn)定狀態(tài)的整體能量。將體系的整體能量在變化的前后進行比較，由此，判定任意結構是否是穩(wěn)定狀態(tài)。在穩(wěn)定狀態(tài)下，能夠示出帶隙中雜質的能級位于什么能量位置。
[0096]如圖10所示，明確了:在N比Al更多地存在的情況下，即為η型SiC的情況下，處于多余的N進入到Al — N配對結構的附近的C位點，成為N — Al — N的三聚體，從而體系進一步穩(wěn)定化。根據(jù)第一原理計算，通過成為三聚體，與配對結構和N分別單獨存在的情況相比，體系穩(wěn)定0.3eV0
[0097]同樣，如圖11所示，明確了:在Al比N更多地存在的情況下，即為ρ型SiC的情況下,處于多余的Al進入到Al — N配對結構的附近的Si位點，成為Al — N — Al的三聚體，從而體系進一步穩(wěn)定化。根據(jù)第一原理計算，通過成為三聚體，與Al — N配對結構和Al分別單獨存在的情況相比，體系穩(wěn)定0.4eV。
[0098]接下來，針對A1、N以外的摻雜劑的組合進行考察。以針對B(硼)和N(氮)的情況進行了計算的情況為例，說明計算結果。
[0099]B進入Si位點，N進入C位點。根據(jù)第一原理計算可知，無法形成B — N — B或N-B-N這樣的三聚體結構。也就是說，雖然形成了 B — N的配對結構，但是，若B或N來到該配對結構的附近則體系的能量會變高。因此，多余的B、N存在于遠離配對結構的位置處的話，體系的能量更穩(wěn)定。
[0100]根據(jù)第一原理計算，若多余的B形成三聚體，則與B — N配對和B獨立地存在的情況相比，體系的能量高出0.5eV。此外，若多余的N形成三聚體，則與B — N配對和N獨立地存在的情況相比，體系的能量高出0.3eV。因此，哪種情況下都是，若形成三聚體則體系的能量變得不穩(wěn)定。
[0101]圖12是說明共摻雜的作用的圖。圖12中示出了各元素的共價半徑。越是朝向圖的右手上方則共價半徑越小，越是朝向左手下方則共價半徑越大。
[0102]在B和N的情況下，若形成三聚體則會變得不穩(wěn)定這一點能夠通過共價半徑的大小來理解。B的共價半徑比Si的共價半徑小，并且N的共價半徑比C的共價半徑小。因此，若B進入Si位點、N進入C位點，則會積累應變而無法形成三聚體。
[0103]判明了:作為成為摻雜劑的ρ型雜質和η型雜質的組合，除了 “共價半徑比Si大的元素(Al、Ga、In)”和“共價半徑比C小的元素(N) ”的組合或者相反“共價半徑比C大的元素⑶”和“共價半徑比Si小的元素⑵”的組合的情況以外，無法形成三聚體。
[0104]B、P的共價半徑處于Si的共價半徑與C的共價半徑的中間，因此，B及P能夠進入Si位點、C位點中的任意位點。但是，其他雜質(Al、Ga、In、η、As)基本上偏在于一方的位點?？梢哉J為:Α1、Ga、In、As進入Si位點，N進入C位點。
[0105]而且，沒有必要考慮兩種雜質均進入Si位點或者均進入C位點的情況。這是因為:若P型雜質和η型雜質不處于最接近，則難以緩和應變。因此，在將P型雜質設定為元素Α、將η型雜質設定為元素D的情況下，元素A和元素D的組合(元素A與元素D)除了(Al和N)、(Ga和N)、(In和N)、(B和P)這4種組合以外，難以形成三聚體。
[0106]如果在原子間沒有相互作用，則無法形成該配對結構或三聚體結構。關于通過第一原理計算而得的4Η — SiC結構中的雜質能級(摻雜劑能級)，若在c軸向上晶胞(unitcell)為10個程度，則觀察不到相互作用，雜質能級成為平坦的狀態(tài)。即，分散被充分地抑制，成為1meV等級程度。
[0107]也就是說，可以認為:雜質間的距離為1nm以上時，幾乎沒有相互作用。因此，為了具有雜質彼此的相互作用，優(yōu)選雜質濃度為ix118cm—3以上。
[0108]該值是在已經(jīng)形成有SiC材料的情況下通過離子注入等形成局部的雜質的分布時所優(yōu)選的雜質濃度的下限。在液相生長法或氣相生長法的情況下雜質濃度的下限更低。
[0109]另外，為了在半導體SiC中體現(xiàn)出由共摻雜帶來的效果，需要將η型雜質濃度與P型雜質濃度的比率設為特定范圍的比率。在后面描述的制造方法中，以使通過離子注入而導入的η型、ρ型的各自的雜質的比率成為上述特定范圍的比率的方式從一開始進行導入是重要的。相互作用所達到的范圍小，為低于10nm，但是只要在該范圍內，就能夠通過相互的引力形成三聚體。并且，由于引力發(fā)揮作用，因此可以認為:雜質的活化退火的溫度能夠從未進行共摻雜的情況下的1700°C — 1900°C低溫化至1500°C — 1800°C。
[0110]但是，該三聚體形成中優(yōu)選的雜質濃度在基于CVD (Chemical Vapor Deposit1n,化學汽相淀積)法等進行的從氣相生長晶體等中能夠減小。這是因為:由于能夠使原料在表面上流動，所以雜質彼此的相互作用即使在低濃度下也容易產(chǎn)生。
[0111]在從氣相生長晶體時形成三聚體的情況下，優(yōu)選P型及η型的雜質濃度為I X 115CnT3以上。而且，從使三聚體形成變得容易的觀點出發(fā)，優(yōu)選雜質濃度為I X 116CnT3以上。
[0112]在形成了三聚體的情況下，雜質濃度的上限也有可能會超過未形成三聚體時的固溶極限。這是因為:若形成三聚體，則晶體中的應變得到緩和，雜質容易固溶。
[0113]未形成三聚體時的雜質的固溶極限在N的情況下為1019cm — 3等級，Al的情況下為1021cm —3等級。其他雜質約為1021cm —3等級程度。
[0114]在雜質為一種的情況下，偏在于雜質的大小較小的側或者較大的側。這是因為:應變被蓄積，雜質難以進入晶格點，無法實現(xiàn)活化。特別是在離子注入中較多地形成缺陷，因此固溶極限格外變低。
[0115]但是，如果形成三聚體，則Al、N都能夠被導入1022cm — 3等級程度。在(Al和N)、(Ga和N)、(In和N)、(B和P)這4種組合中，通過形成三聚體，能夠緩和應變，因此，能夠實現(xiàn)固溶極限的擴大。作為其結果，能夠將雜質的固溶極限擴展到1022cm — 3等級。
[0116]在雜質為B、Al、Ga、In、P的情況下，在I X 102Clcm^ 3以上、特別是6X 102°cm一3以上的情況下，成為應變多、大量形成缺陷的狀態(tài)。其結果是，方塊電阻(sheet resistance)或者比電阻成為非常大的值。
[0117]但是，根據(jù)P型雜質和η型雜質的共摻雜，即使在這樣的雜質濃度高的區(qū)域，也能夠抑制缺陷。
[0118]在雜質為N的情況下，固溶極限進而減小一個數(shù)量級，為2Χ 1019cm — 3程度。根據(jù)第一原理計算，可以認為是因為產(chǎn)生惰性的晶格間N的缺陷。
[0119]N濃度的上限為119CnT3等級，但是通過形成三聚體，大幅度地擴大到122CnT3等級。以往，在形成以高濃度進行了摻雜的η型區(qū)域的情況下，不能使用氮，例如通過離子注入102°cm —3程度的P來形成。但是，如果使用本實施方式，例如能夠以導入2 X 102°cm —3的N、lX102°cm —3的Al的方式，使用氮來形成以高濃度進行了摻雜的η型區(qū)域。也就是說，以往使用氮這一點本身都是困難的，而本實施方式使其成為可能。
[0120]以上，通過導入P型雜質和η型雜質這兩者并且適當?shù)剡x擇共價半徑的組合，能夠實現(xiàn)上述的三聚體。并且，能夠使結構穩(wěn)定化，減小應變。
[0121]作為其結果，⑴各雜質容易進入晶格點。⑵能夠實現(xiàn)工序的低溫化。能夠期待至少100°C程度的低溫化。(3)能夠活化的雜質量(上限的擴大)增加。(4)能夠形成三聚體或者配對結構這樣的穩(wěn)定結構。通過該結構來獲取熵(entropy)，減小晶體缺陷量。(5)由于三聚體穩(wěn)定，因此，使得繞著將P型雜質和η型雜質連接的鍵(bond)進行旋轉變難，結構固定化。因此，通電擊穿耐性大幅度提升。例如，如果在Pn結的P型雜質區(qū)域、η型雜質區(qū)域的至少一部分導入三聚體結構，則通電擊穿得以抑制，高電阻化得以避免。作為其結果，能夠抑制流動一定量的電流時所需要的施加電壓(Vf)增加這樣的劣化現(xiàn)象(Vf劣化)。
[0122]以上，示出了通過將P型雜質的Al和η型雜質的N共摻雜而能夠使Al與N的配對的情況。而且，通過第一原理計算明確了:此時能夠使受主能級及施主能級都變淺。
[0123]圖13、圖14為共摻雜的作用的說明圖。圖13為η型SiC的情況，圖14為P型SiC的情況。白圈表示能級未被電子填埋的空能級，黑圈表示能級被電子填埋的狀態(tài)。
[0124]施主能級變淺的理由為:如圖13所示，通過位于作為受主的Al的傳導帶的內側的空能級與N的施主能級相互作用，施主能級被提高。同樣，受主能級變淺的理由為:如圖14所示，通過位于作為施主的N的價電子帶的內側的填埋有電子的能級與Al的受主能級相互作用，受主能級被拉低。
[0125]—般而言，η型雜質的N或P (磷)形成42meV?95meV的深的施主能級。P型雜質的B、Al、Ga、In形成160meV?300meV的非常深的受主能級。與此相對，若形成三聚體，則η型雜質能夠形成35meV以下的施主能級，p型雜質能夠形成10meV以下的受主能級。
[0126]在完全地形成了三聚體的最佳狀態(tài)下，η型的N或P約為20meV程度，p型的B、Al、Ga、In為40meV程度。由于這樣形成淺的能級，因此，多數(shù)活化的雜質成為載流子(自由電子、自由空穴)。因此，與不進行共摻雜的情況相比，體積電阻以相差數(shù)量級的方式低電阻化。
[0127]在η型SiC的情況下，通過使有助于載流子產(chǎn)生的施主能級為40meV以下，與不進行共摻雜的情況相比，電阻減小。此外，通過成為35meV以下而使得電阻減小一個數(shù)量級，通過設為20meV以下而使得電阻減小約兩個數(shù)量級。另外，還具有應變緩和效果和摻雜上限擴大效果等。
[0128]在P型SiC的情況下，通過使有助于載流子產(chǎn)生的受主能級為150meV以下，與不進行共摻雜的情況相比，電阻減小。此外，通過成為10meV以下而使得電阻減小約一個數(shù)量級，通過設為40meV以下而使得電阻減小約兩個數(shù)量級。另外，還具有應變緩和效果和摻雜上限擴大效果等。
[0129]在Al濃度與N濃度一致的情況下(N:A1 = 1:1)，即使有淺的能級，也沒有載流子，因此，成為絕緣體。存在與Al濃度與N濃度的差值相應的量的載流子。要成為低電阻的半導體，需要有濃度差。
[0130]在N濃度比Al濃度高的情況(N濃度> Al濃度)，通過相互作用而形成了 Al — N配對后的多余N也通過對Al — N配對的附近的C進行置換而實現(xiàn)穩(wěn)定化。因此，形成淺的施主能級。此外，應變也得到緩和，因此，與未形成三聚體的情況相比，能夠增加N的濃度。
[0131]圖15是表示η型SiC的情況下的Al和N的濃度與方塊電阻的關系的圖。N濃度設為2Χ 102°cnT3。在單獨地導入了 N的情況下，即使為IX 119CnT3以上，方塊電阻也無法減小。其值為約300 Ω / 口。
[0132]在N濃度:A1濃度為1:1至2:1的范圍內，能夠不產(chǎn)生應變地形成三聚體，進入淺的施主能級的載流子電子數(shù)增加。因此，方塊電阻急劇地減小。
[0133]然后，達到了 2:1時，能夠使用最大量的載流子，因此，成為方塊電阻最低的狀態(tài)。方塊電阻如圖14所示，能夠減小到1.5 Ω / □程度。對于與η型SiC的接觸電阻，通過設為N濃度:A1濃度=2:1，并使N濃度與Al濃度的差值從102°cm —3增加至1022cm —3，也能夠使與η型SiC的接觸電阻從10 —5 Ω cm3程度減小到10 —7 Ω cm3程度。
[0134]進而，若N濃度的比例高于2:1，則通過相對于N濃度:A1濃度=2:1過剩的N，形成原來的深的施主能級。并且，該施主能級接受載流子電子，由三聚體形成的淺的施主能級變?yōu)榭?。相對于N濃度:A1濃度=2:1偏離的N與單獨地導入的情況接近，因此，難以使應變得到緩和。因此，如圖15所示，方塊電阻急劇地增加。
[0135]在圖15中，以在不共摻雜Al的情況下將η型雜質的N (氮)加入了固溶極限附近為止時的方塊電阻(此時為約300 Ω / □)為比較對象，示出了在相對于N濃度:A1濃度=2:1偏離的情況下方塊電阻的值如何變化。
[0136]以形成了三聚體結構的Al濃度/N濃度=0.5為中心來考慮。在將Al濃度/N濃度設為0.47以上且0.60 (8 X 119Cm-3以上的載流子為100%自由載流子)以下的情況下，即，相對于η型雜質加入了 47%?60%的P型雜質的情況下，與不共摻雜Al時的方塊電阻比較，方塊電阻低兩個數(shù)量級，非常有效。小于0.5時，淺的能級減少，并且，產(chǎn)生應變，因此，自由載流子數(shù)減少，0.47程度時相當于8X1019cm —3的載流子。
[0137]在寬度從此處向兩側擴展、將Al濃度/N濃度設為0.45以上、0.75 (5X 119CnT3以上的載流子為100%自由載流子)以下的情況下，即，相對于N加入了 45%?75%的Al的情況下，方塊電阻成為低兩個數(shù)量級至其3倍程度的大小。小于0.5時，淺的能級減少，并且產(chǎn)生應變，因此，自由載流子數(shù)減少，0.45程度時相當于5X 1019cm —3的載流子。而且，在將寬度進一步向兩側擴展、將Al濃度/N濃度設為大于0.40、小于0.95 (I X 119CnT3以上的載流子為100%自由載流子)的情況下，即相對于N加入了 40%?95%的Al的情況下，成為低一個數(shù)量級的方塊電阻。小于0.5時，淺的能級減少，并且產(chǎn)生應變，因此，自由載流子數(shù)減少，0.40程度時相當于I X 119CnT3的載流子。
[0138]相對于N加入了 50%以上的Al的一側的特性好是因為應變得到充分地緩和。2個N與I個Al集聚化而形成三聚體的狀態(tài)為50%的狀態(tài)。在小于50%的情況下，除了形成了三聚體的狀態(tài)之外，還存在有多余的N。換句話說，存在未能成為三聚體的N，因此，應變與其相應地蓄積。未能成為三聚體的N與以單獨地加入的情況同樣，立刻會達到應變的極限。這樣，在Al的量低于50%的情況下，應變急劇地產(chǎn)生，晶格缺陷增加。因此，與能夠緩和應變的50%以上的情況相比，小于50%時方塊電阻急劇地惡化。
[0139]另外，Al濃度/N濃度=0.995時，載流子數(shù)與不共摻雜的情況大致同等。2X102°cm —3的0.5%即lX1018cm —3以上的載流子為100%自由載流子，因此，能夠實現(xiàn)以往的氮摻雜的方塊電阻。因此，方塊電阻與不共摻雜的情況大致一致。此外，在Al濃度/N濃度=0.33、即N濃度:A1濃度=3:1的情況下，載流子電子的全部并非被由三聚體形成的淺的施主能級接受，而是被由多余的N形成的深的施主能級接受。因此，方塊電阻與不共摻雜的情況大致一致。因此，能夠通過共摻雜而使電阻減小的是將Al濃度/N濃度設為大于0.33小于0.995的情況，即，相對于N加入了 33%?99.5%的Al的情況。若還考慮誤差，則大于33%小于100%即可。
[0140]在Al濃度高于N濃度的情況(Al濃度> N濃度)，通過相互作用而形成了 Al — N配對后多余的Al也通過對Al — N配對的附近的Si進行置換而實現(xiàn)穩(wěn)定化。因此，形成淺的受主能級。此外，應變也得到緩和，因此，與不形成三聚體的情況相比，能夠增加Al的濃度。該情況與N濃度> Al濃度的情況同樣地考慮即可。
[0141]圖16是表示P型SiC的情況的N和Al的濃度與方塊電阻的關系的圖。Al濃度設為 2X102°cm —3。
[0142]Al濃度:N濃度為1:1至2:1的范圍內時，能夠不產(chǎn)生應變地形成三聚體，進入到淺的受主能級的載流子空穴數(shù)增加。因此，方塊電阻減小。
[0143]然后，達到了 2:1時，能夠使用最大量的載流子，因此，成為方塊電阻低的狀態(tài)。作為方塊電阻，如圖15所示，能夠減小到40 Ω / □程度。對于與P型SiC的接觸電阻，也通過設為Al濃度:N濃度=2:1、并使Al濃度與N濃度的差值從102°cm —3增加至1022cm —3，能夠使與P型SiC的接觸電阻從10 —5 Ω cm3程度減小到10 —7 Ω cm3程度。
[0144]進而，若Al濃度的比例高于2:1，則通過相對于Al濃度:N濃度=2:1過剩的Al，形成原來的深的受主能級。并且，該受主能級接受載流子空穴，由三聚體形成的淺的受主能級被電子填埋。相對于Al濃度:N濃度=2:1偏離的Al與單獨地導入的情況接近，因此，難以使應變得到緩和。因此，如圖16所示，方塊電阻急劇地增加。
[0145]在圖16中，在不共摻雜N的情況下導入P型雜質的Al (鋁)直至固溶極限附近時的方塊電阻(此時為約10ΚΩ / □)為比較對象，示出了相對于Al濃度:N濃度=2:1偏離的情況下的方塊電阻的值如何變化。
[0146]以形成了三聚體結構的N濃度/Al濃度=0.5為中心來考慮。在將N濃度/Al濃度設為0.47以上且0.60 (8 X 119Cm-3以上的載流子為100%自由載流子)以下的情況下，即，相對于P型雜質加入了 47%?60%的η型雜質的情況下，與不共摻雜N時的方塊電阻比較，成為低兩個數(shù)量級的方塊電阻，非常有效。小于0.5時，淺的能級減少，并且，產(chǎn)生應變，因此，自由載流子數(shù)減少，0.47程度時相當于8XlO19cnT3的載流子。
[0147]在寬度從此處向兩側擴展、將N濃度/Al濃度設為0.45以上、0.75 (5X 1019cm —3以上的載流子為100%自由載流子)以下的情況下，即，相對于Al加入了 45%?75%的N的情況下，方塊電阻成為低兩個數(shù)量級至其3倍程度的大小。小于0.5時，淺的能級減少，并且產(chǎn)生應變，因此，自由載流子數(shù)減少，0.45程度時相當于5X 119CnT3的載流子。而且，在寬度進一步擴展、將N濃度/Al濃度設為大于0.40、小于0.95 (I X 1019cm^ 3以上的載流子為100%自由載流子)的情況下，即，相對于Al加入了 40%?95%的N的情況下，成為低一個數(shù)量級的方塊電阻。小于0.5時，淺的能級減少，并且，產(chǎn)生應變，因此，自由載流子數(shù)減少,0.40程度時相當于IX 1019cm —3的載流子。
[0148]相對于Al加入了 50%以上的N的一側的特性好是因為應變得到緩和。與此相對，在N小于50%的情況下，2個Al與I個N集聚化而形成三聚體的狀態(tài)為50%的狀態(tài)，再此進一步存在Al。也就是說，存在未成為三聚體的Al，因此，應變與其相應地蓄積。這樣，在Al的量低于50 %的情況下，應變急劇地產(chǎn)生，晶格缺陷增加。因此，與能夠緩和應變的50 %以上的情況相比，小于50%時方塊電阻急劇地惡化。
[0149]另外，在N濃度/Al濃度=0.995時，載流子數(shù)與不共摻雜的情況大致同等。2X102°cm —3的0.5%的lX1018cm —3以上的載流子為100%自由載流子，因此，能夠實現(xiàn)以往的Al摻雜的方塊電阻。因此，方塊電阻與不共摻雜的情況大致一致。此外，在N濃度/Al濃度=0.33、即Al濃度:N濃度=3:1的情況下，載流子電子的全部不是被由三聚體形成的淺的受主能級接受，而是被由多余的Al形成的深的受主能級接受。因此，方塊電阻與不共摻雜的情況大致一致。因此，能夠獲得共摻雜的電阻減小效果的是將N濃度/Al濃度設為大于0.33小于0.995的情況，即，相對于Al加入了 33%?99.5%的N的情況。若還考慮誤差，則大于33%小于100%即可。
[0150]在不共摻雜的情況下，使用了 IXlO18CnT3以下的低濃度的雜質的低電阻SiC半導體材料難以存在。但是，通過共摻雜而形成三聚體，從而形成淺的能級，載流子數(shù)增加。因此，即使是少量的雜質也能夠實現(xiàn)低電阻化。
[0151 ] 如以上那樣，通過將P型雜質與η型雜質以適當?shù)谋壤M行共摻雜，能夠獲得至少2個顯著效果。
[0152]第一，能夠形成應變得到緩和、應變少的SiC。與不共摻雜的情況相比，應變變少，缺陷少，能夠導入大量的雜質。即，能夠提高雜質的固溶極限。因此，方塊電阻減小，比電阻減小，接觸電阻減小。不管是離子注入法還是外延生長法，缺陷均變少，因此能夠實現(xiàn)雜質的高劑量化。
[0153]第二，能夠形成淺的能級。與不共摻雜的情況相比，僅通過使用少的雜質，就能夠制作低電阻的材料?；蛘?，在相同雜質量的情況下，能夠得到相差數(shù)量級的低方塊電阻。在考慮了能夠由外延生長形成的低劑量的區(qū)域時而不使用共摻雜的情況下，成為高電阻。但是，如果使用共摻雜，則能夠形成低電阻的SiC。由此，能夠制作出更低導通電阻的SiC半導體裝置。
[0154]在本實施方式的IGBT100中，在P型的SiC單晶層12中共摻雜有P型雜質例如Al和η型雜質例如N。由此，P型的SiC單晶層12的方塊電阻以及比電阻得以減小。因此，導通電阻得以減小，實現(xiàn)了高性能的IGBT100。
[0155]此外，通過形成有三聚體，使得晶體結構穩(wěn)定而晶體缺陷減少，實現(xiàn)了漏電流得以減小的IGBT100。而且，實現(xiàn)了晶體結構穩(wěn)定且通電擊穿耐性優(yōu)良的IGBT100。即，IGBT100
相對于通電劣化具有高可靠性。
[0156]作為通電劣化，有產(chǎn)生3C結構的晶體缺陷而高電阻化的模式。如果具有本實施方式的共摻雜結構，則晶體穩(wěn)定，因此，不會出現(xiàn)該模式。因此，能夠形成不會出現(xiàn)高電阻化模式的 IGBT100。
[0157]pSiC單晶層12中含有的P型雜質的濃度優(yōu)選為lX1018cm — 3以上IXlO22CnT3以下。這是因為，若低于該范圍，則P型雜質與η型雜質之間的相互作用不易產(chǎn)生，可能無法形成三聚體。此外，還因為，若超過該范圍，則很難使P型雜質固溶。
[0158]從充分減小pSiC單晶層12的方塊電阻或者比電阻的觀點出發(fā)，pSiC單晶層12所含有的P型雜質的濃度更優(yōu)選為lX102°cm —3以上。
[0159]在將pSiC單晶層12的P型雜質設為元素Ajf η型雜質設為元素D的情況下，從充分減小第三SiC區(qū)域20的方塊電阻或者比電阻的觀點出發(fā)，元素D的濃度相對于元素A的濃度的比為大于0.33小于1.0。此外，元素D的濃度相對于元素A的濃度的比優(yōu)選為大于0.40小于0.95。此外，更優(yōu)選為0.45以上0.75以下。進而，更加優(yōu)選為0.47以上0.60以下。
[0160]因此，生長pSiC單晶層12時的液相內的元素D的濃度相對于元素A的濃度的比大于0.33小于1.0。此外，元素D的濃度相對于元素A的濃度的比優(yōu)選為大于0.40小于
0.95。此外，更優(yōu)選為0.45以上0.75以下。更加優(yōu)選為0.47以上0.60以下。
[0161]pSiC單晶層12的元素D的濃度相對于元素A的濃度的比例如能夠通過利用SIMS (Secondary 1n Microprobe Spectrometry)求出兀素 A、兀素 D 各自的濃度來計算。
[0162]在將pSiC單晶層12的P型雜質設為元素A、將η型雜質設為元素D的情況下，從減小方塊電阻或者比電阻的觀點出發(fā)，有助于元素A的載流子產(chǎn)生的受主能級優(yōu)選為150meV以下。此外，更優(yōu)選為10meV以下，更加優(yōu)選為40meV以下。
[0163]元素A的受主能級例如能夠通過測定pSiC單晶層12的方塊電阻或者比電阻的活化能量來求出。
[0164]從充分減小pSiC單晶層12的方塊電阻或者比電阻的觀點出發(fā)，優(yōu)選P型雜質和η型雜質的大部分形成三聚體。因此，優(yōu)選元素D的90%以上位于最接近元素A的晶格位置。如果元素D的90%以上位于最接近元素A的晶格位置，則可以視為P型雜質和η型雜質的大部分(可形成三聚體當中的90%以上)形成了三聚體。
[0165]元素D當中位于最接近元素A的晶格位置的元素的比例例如能夠通過利用XPS (X —ray Photoelectron Spectroscopy)分析元素A和元素D的結合狀態(tài)來求出。
[0166]然后，在通過液相生長法生長pSiC單晶層12時，在液相內，按照上述規(guī)定的比例，P型雜質與η型雜質共存。因此，促進了晶體生長中的從TSD向BH)的變換。因此，例如與通過氣相生長法形成PSiC單晶層12的情況相比，能夠以更薄的膜厚來抑制TSD向上層延續(xù)。此外，在相同的膜厚的情況下，能夠減小到達表面的TSD的密度。
[0167]以上，根據(jù)本實施方式的半導體裝置的制造方法，通過液相生長法形成pSiC單晶層12，由此，器件的半導體層表面或半導體層內的位錯被減少，能夠實現(xiàn)具備高可靠性的IGBT0此外，通過制造成在pSiC單晶層12中P型雜質和η型雜質以規(guī)定的比例共摻雜，能夠減小導通電阻，實現(xiàn)高性能的IGBT。
[0168]而且，通過從以規(guī)定的比例共摻雜有P型雜質和η型雜質的液相中形成pSiC單晶層12，從而能夠促進TSD向BH)的變換。由此，能夠實現(xiàn)通過液相生長形成的pSiC單晶層12的膜厚的薄膜化，生產(chǎn)性得以提高?；蛘?，通過促進TSD向BH)的變換，能夠減小到達表面的位錯的密度。
[0169](第二實施方式)
[0170]本實施方式的半導體裝置的制造方法中，準備基板，從下述的液相，在基板的表面生長P型的SiC單晶層，該液相為，含有Si (硅)、C (碳)、P型雜質、以及η型雜質，在將P型雜質設為元素Ajf η型雜質設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al(鋁)和N(氮)、Ga(鎵)和N(氮)、以及In(銦)和N(氮)中選擇的至少一個組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的元素D的濃度相對于元素A的濃度的比大于0.33小于1.0，從構成組合的元素A的濃度為I X 1016cm — 3以上I X 1022cm-3以下。
[0171]特別是，上述基板具備η型的SiC層，在η型的SiC層的表面，形成SiC單晶層，在SiC單晶層的表面，形成η型的第二 SiC區(qū)域，在SiC單晶層的表面，形成P型的第三SiC區(qū)域，在SiC單晶層的表面，以與第二 SiC區(qū)域之間隔著SiC單晶層的方式形成η型的第四SiC區(qū)域，在第四SiC區(qū)域、SiC單晶層的表面，形成柵極絕緣膜，在柵極絕緣膜上，形成柵電極，形成與第二 SiC區(qū)域以及第三SiC區(qū)域連接的第一電極，形成與SiC層電連接的第二電極。
[0172]在由液相生長法、共摻雜帶來的作用以及效果中，關于與第一實施方式共通的內容，省略描述。此外，關于半導體裝置及其制造方法也是，省略與第一實施方式重復的內容的描述。
[0173]圖17是表示作為本實施方式的半導體裝置的MOSFET (Metal OxideSemiconductor Field Effect Transistor)的結構的模式截面圖。M0SFET200 為以載流子為電子的η型的縱型MOSFET。
[0174]該M0SFET200具備基板51?；?1具備η型的SiC基板(nSiC單晶基板)50、以及nSiC單晶基板50的表面的η型的SiC層(n —SiC層)14。
[0175]nSiC單晶基板50為4H — SiC的SiC基板(η基板)，作為η型雜質而包含有例如雜質濃度為lX1018cm —3以上I X 1019cm —3以下的例如N(氮)。
[0176]η型的SiC層(n —SiC層)14的例如η型雜質的雜質濃度為5X1015cm—3以上
2X 116Cm- 3以下。η — SiC層14的膜厚例如為5μηι以上20μηι以下。
[0177]在n —SiC層14的表面，具備通過液相生長法形成的P型的SiC單晶層(pSiC單晶層:P阱區(qū)域)。該P型的SiC單晶層76中共摻雜有P型雜質和η型雜質。然后。在將P型雜質設為元素八、將η型雜質設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al (鋁)和N (氮)、Ga (鎵)和N (氮)、以及In(銦)和N(氮)中選擇的至少一個組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的元素D的濃度相對于元素A的濃度的比(濃度D/濃度A)大于0.33小于1.0。在本實施方式中，元素A的雜質濃度為IX 1016cm — 3以上5X 1017cm — 3以下。
[0178]例如，在Al (鋁)和Ga(鎵)或者In (銦)和N(氮)的第一組合的情況下，元素A可以是從Al(鋁)、Ga(鎵)或者In(銦)中選擇的I種元素。此外，也可以是由Al(元素Al)和Ga (元素A2)等2種元素、或者Al (元素Al)、Ga (元素A2)、In (元素A3)這3種元素構成。在多個元素的情況下，視為2種或者3種元素一起構成組合的元素A，上述元素D的濃度相對于元素A的濃度的比滿足元素A的濃度的條件即可。
[0179]此外，也可以是第一組合和第二組合的兩者共存。但是，關于上述元素D的濃度相對于元素A的濃度的比、元素A的濃度的條件，至少構成第一組合、第二組合的任意一方的元素要必須滿足。換言之，第一組合和第二組合必須單獨地滿足元素比、元素濃度。這是因為，在第一組合的雜質與第二組合的雜質之間不形成后面詳述的三聚體。
[0180]例如，在Al 為 I X 1017cm 3、Ga 為 I X 117Cm 3、N 為 IXlO17Cm 3 的情況下，N/(Al+Ga) = 0.5，Al+Ga為2 X 1017cm —3，因此，元素比、濃度都在實施方式的范圍內。
[0181]此夕卜，例如，在B 為 4X 117Cm 一 3、P 為 IX 117Cm 一 3、N 為 IX 117Cm 一3 的情況下，僅著眼于作為第二組合的B和P。于是，P/B = 0.25，不滿足元素比，元素比在實施方式的范圍外。
[0182]此外，例如在Al 為 5X 1015cm — 3、B 為 5X 1015cm — 3、N 為 2.5X 1015cm — 3、P 為2.5X 1015cm —3的情況下,在第一組合中來看的話，N/A1 = 0.5,比的條件滿足,但是Al的濃度低于IX 1016cm —3。在第二組合中來看的話，P/B = 0.5，比的條件滿足，但是B的濃度低于lX1016cm —3。因此，第一以及第二組合都不滿足所希望的元素濃度。
[0183]另外，本實施方式并不排除作為P型雜質、η型雜質而含有上述例示的以外的元素的情況。以下，以元素A為Al (鋁)、元素D為N(氮)的情況為例進行說明。
[0184]pSiC單晶層76的Al的濃度例如為I X 1016cm —3以上5X1017cm —3以下，從正確地設定M0SFET200的閾值的觀點來看是優(yōu)選的。pSiC單晶層76的厚度例如為0.3 μ m以上
1.0 μ m以下。pSiC單晶層76作為M0SFET200的溝道區(qū)域發(fā)揮功能。
[0185]在pSiC單晶層76的一部分表面，形成有例如η型雜質的雜質濃度為5 X 115以上IX 119CnT3以下的η—型的第四SiC區(qū)域(JFET區(qū)域)17。JFET區(qū)域17的深度為pSiC單晶層76的厚度以上。JFET區(qū)域17與n —SiC層14連接。JFET區(qū)域17作為載流子即電子的遷移路線發(fā)揮功能。
[0186]在pSiC單晶層76的一部分表面，形成有例如η型雜質的雜質濃度為I X 118以上I X 122Cm-3以下的η.型的第二 SiC區(qū)域(源極區(qū)域)18。源極區(qū)域18的深度小于pSiC單晶層76的厚度，例如為0.3 μ m程度。源極區(qū)域18以中間隔著pSiC單晶層76的方式與JFET區(qū)域17分離地設置。
[0187]此外，在pSiC單晶層76的一部分表面、且為源極區(qū)域18的側方，形成有例如P型雜質的雜質濃度為I X 118Cm ^3以上I X 122Cm- 3以下的P+型的第三SiC區(qū)域(p講接觸區(qū)域)20。P阱接觸區(qū)域20的深度小于pSiC單晶層76的厚度，例如為0.3 μ m程度。
[0188]在JFET區(qū)域17以及pSiC單晶層76的表面，具有以跨著該區(qū)域和層的方式連續(xù)地形成的柵極絕緣膜28。柵極絕緣膜28中能夠應用例如氧化硅膜(S12膜)、氮氧化硅膜或者high — k絕緣膜。
[0189]然后，在柵極絕緣膜28上，形成有柵電極30。柵電極30中能夠應用例如多晶硅等。在柵電極30上，例如形成有由S12膜形成的層間絕緣膜32。
[0190]柵電極下的被源極區(qū)域18和JFET區(qū)域17夾著的pSiC單晶層76作為M0SFET200的溝道區(qū)域發(fā)揮功能。
[0191]然后，具備與源極區(qū)域18、p阱接觸區(qū)域20電連接的導電性的第一電極(源極.ρ阱共用電極)24。第一電極(源極.P阱共用電極)24例如由Ni (鎳)的阻擋金屬層24a和阻擋金屬層24a上的Al的金屬層24b構成。也可以是，Ni的阻擋金屬層24a與Al的金屬層24b反應而形成合金。
[0192]此外，在在SiC基板51的背面?zhèn)?，形成有導電性的第二電極(漏極電極)36。第二電極(漏極電極)36例如為Ni。
[0193]另外，在本實施方式中，η型雜質優(yōu)選為例如N(氮)或P(磷)，但是也能夠應用As (砷)等。此外，P型雜質例如優(yōu)選為Al (鋁)，但是也能夠應用B (硼)、Ga (鎵)、In (銦)
坐寸ο
[0194]接下來，對本實施方式的半導體裝置的制造方法進行說明。
[0195]圖18是表示本實施方式的半導體裝置的制造方法的流程圖。圖19、20是表示本實施方式的半導體裝置的制造方法的模式截面圖。
[0196]如圖18所示，半導體裝置的制造方法具備如下步驟:基板準備(步驟S202)、pSiC單晶層形成(步驟S204)、n型雜質離子注入(步驟S206)、p型雜質離子注入(步驟S208)、η型雜質離子注入(步驟S209)、退火(步驟S210)、柵極絕緣膜形成(步驟S212)、柵電極形成(步驟S214)、層間膜形成(步驟S216)、第一電極形成(步驟S218)、第二電極形成(步驟S220)以及退火(步驟S222)。
[0197]首先，在步驟S202中，準備4Η — SiC的低電阻的η型的SiC基板(nSiC單晶基板)50，該SiC基板50中作為η型雜質而含有雜質濃度為5 X 1018cm ^3程度的P (磷)或者N (氮)，例如厚度為300 μ m。
[0198]然后，在nSiC單晶基板50的表面，通過外延生長法，外延生長出高電阻的η型的SiC外延層(n —SiC層)14，該SiC外延層14中作為η型雜質而含有雜質濃度I X 1016cm —3程度的例如N，且厚度為1ym程度。這樣，準備在nSiC單晶基板50的表面具備n —SiC層14的基板51。
[0199]在步驟S204中，在N —SiC層14的表面，通過基于液相生長法的外延生長，形成P型的SiC單晶層(pSiC單晶層)76(圖19)。PSiC單晶層76包含有P型雜質和η型雜質。關于基于液相生長法而進行了共摻雜的PSiC單晶層76的形成方法，除了雜質的比例不同以外，與第一實施方式相同。
[0200]n— SiC層14的表面相對于例如{0001}面具備0.5度以上8度以下的偏離角。偏離角優(yōu)選為2度以上6度以下。
[0201]pSiC單晶層76的Al的濃度例如為I X 1016cm^3以上5X1017cm — 3以下。pSiC單晶層76的P型雜質和η型雜質的濃度能夠通過控制液相I中的P型雜質和η型雜質的濃度來實現(xiàn)所希望的值。
[0202]之后，在步驟S206中，利用與第一實施方式的第二發(fā)射極區(qū)域形成同樣的方法，形成η+型的第二 SiC區(qū)域(源極區(qū)域)18。此外，在步驟S208中，利用與第一實施方式的發(fā)射極接觸區(qū)域形成同樣的方法，形成P+型的第三SiC區(qū)域(P阱接觸區(qū)域)20。
[0203]之后，通過基于光刻和蝕刻進行的圖案形成，形成例如S12的掩模材48。在步驟S209中，將該掩模材48用作離子注入掩模，將作為η型雜質的N向ρ型的SiC單晶層(pSiC單晶層)76進行離子注入，形成η型的第四SiC區(qū)域(JFET區(qū)域)17 (圖20)。
[0204]S卩，通過離子注入而導入比ρ阱區(qū)域16的ρ型雜質濃度高濃度的η型雜質，變?yōu)槟鎸щ娦汀Ｕ{整離子注入的加速能量以及劑量，以使第四SiC區(qū)域(JFET區(qū)域)17的深度成為第二 SiC外延層的厚度以上。
[0205]在步驟S210中，在形成了 JFET區(qū)域17之后，進行用于活化的退火。該退火中，例如，將氬氣用作氣氛體，使用了加熱溫度1600°C、加熱時間30分鐘這樣的條件。此時，導入到了 SiC內部的雜質的活化得以實現(xiàn)，而擴散只有稍許。
[0206]在步驟S212中，例如,通過CVD (Chemical Vapor Deposit1n)法或者熱氧化法形成了 S12膜的柵極絕緣膜28。然后，在步驟S214中，在柵極絕緣膜28上，例如形成有多晶硅的柵電極30。然后，在步驟S216中，在柵電極30上，例如，形成有S12膜的層間絕緣膜32。
[0207]之后，在步驟S218中，形成有與源極區(qū)域18、ρ阱接觸區(qū)域20電連接的導電性的第一電極(源極.Ρ阱共用電極)24。第一電極(源極.ρ阱共用電極)24例如通過Ni(鎳)和Al的濺射來形成。
[0208]在步驟S220中，在基板51的背面?zhèn)龋纬捎袑щ娦缘牡诙姌O(漏極電極)36。第二電極(漏極電極)36例如通過Ni的濺射來形成。
[0209]在步驟S222中，為了減小第一電極24和第二電極36的接觸電阻，而進行退火。退火例如在氬氣氣氛中以1000°c來進行。
[0210]通過以上的制造方法，形成了圖17所示的M0SFET200。
[0211]在本實施方式中，在基板51的表面，使用液相生長法形成ρ型的SiC單晶層(pSiC單晶層Φ阱區(qū)域)76。通過使用液相生長法，使得在pSiC單晶層76中TSD被變換為基底面位錯(BH))。BH)沿著{0001}面延伸，向pSiC單晶層76的側面穿出。因此，能夠抑制TSD到達pSiC單晶層76的表面。由此，在pSiC單晶層76的表面形成的柵極絕緣膜28的可罪性得以提聞。
[0212]此外，在通過本實施方式的制造方法制造出的M0SFET200中，在P型的SiC單晶層(pSiC單晶層:p阱區(qū)域)76中共摻雜有Al、N共摻雜。并且，N的濃度相對于Al的濃度的比大于0.33小于1.0。
[0213]此外，在本實施方式中，能夠利用外延生長時的雜質的摻雜來進行成為溝道區(qū)域的pSiC單晶層76的雜質濃度的調整。因此，不需要為了進行M0SFET200的閾值調整向溝道區(qū)域進行離子注入。因此，不會產(chǎn)生因離子注入引起的缺陷。因此，不會產(chǎn)生因離子注入缺陷引起的電子的散射。由此，提高了溝道區(qū)域中的電子的遷移率，實現(xiàn)了高性能的MOSFET。
[0214]此外，通過以適當?shù)谋壤齺頁诫sρ型雜質和η型雜質，促進了三聚體的形成。因此，溝道區(qū)域的應變、缺陷減少。由此，溝道區(qū)域中的電子的遷移率提高，實現(xiàn)了高性能的M0SFET200。
[0215]此外，通過共摻雜使P型雜質的固溶極限上升。因此，與不進行共摻雜的情況相t匕，能夠減小用于實現(xiàn)所希望的閾值的溝道區(qū)域的P型雜質濃度。因此，因雜質引起的電子的散射得以抑制。由此，溝道區(qū)域中的電子的遷移率提高，實現(xiàn)了高性能的M0SFET200。
[0216]另外，關于ρ型雜質的濃度，從促進三聚體形成的觀點、以及正確地設定M0SFET200的閾值的觀點出發(fā)，優(yōu)選為IX 1016cm — 3以上5X1017cm —3以下。
[0217]在本實施方式中，所形成的pSiC單晶層76中的元素D的濃度相對于元素A的濃度的比優(yōu)選大于0.40小于0.95。這是由于這樣能夠確保高的P型雜質的固溶極限。此外，元素A的受主能級優(yōu)選為150meV以下。這是為了使溝道區(qū)域成為更低電阻，M0SFET200的導通電流增大。進而，優(yōu)選元素D的90%以上位于最接近元素A的晶格位置。這是為了使得P型雜質和η型雜質的大部分(能夠三聚體的部分中的90%以上)形成三聚體，固溶極限大且成為低電阻。
[0218]此外,在ρ講接觸區(qū)域20中，在背底(back ground)預先存在有pSiC單晶層76的P型雜質(Al)。因此，能夠減少為了形成P阱接觸區(qū)域20而進行離子注入時的P型雜質劑量。因此，能夠實現(xiàn)離子注入時間的縮短、減少因離子注入引起的晶格損傷。
[0219]此外，能夠抑制由于為了使ρ型雜質活化而進行退火時或之后的冷卻時產(chǎn)生的熱應力而引起的晶體缺陷、特別是能夠抑制基底面上的位錯導致M0SFET200的體二極管的順向特性劣化。由此，實現(xiàn)了可靠性高的M0SFET。
[0220]然后，在JFET區(qū)域17中，背底中預先存在有pSiC單晶層76的η型雜質(N)。因此，能夠減少為了形成JFET區(qū)域17而進行離子注入時的η型雜質劑量。因此，能夠實現(xiàn)離子注入時間的縮短、因離子注入引起的晶格損傷。
[0221]此外，在JFET區(qū)域17中，將ρ型雜質(第二 P型雜質)設為元素Α、將η型雜質(第二 η型雜質)設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al (鋁)和N (氮)、Ga (鎵)和N (氮)、以及In (銦)和N(氮)中選擇的至少一個組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的上述元素A的濃度相對于上述元素D的濃度的比優(yōu)選大于0.40小于0.95。這是為了促進JFET區(qū)域17中的三聚體的形成，以低電阻且少缺陷實現(xiàn)η層。此時，構成上述組合的上述元素D的濃度優(yōu)選為I X 1018cm — 3以上。
[0222]然后，在利用液相生長法生長pSiC單晶層76時，在液相內以上述規(guī)定的比例共存有P型雜質和η型雜質。因此，促進了晶體生長中的從TSD向BPD的變換。因此，例如，與通過氣相生長法來形成PSiC單晶層76的情況相比，能夠以更薄的膜厚來抑制TSD延續(xù)到上層。此外，在相同的膜厚的情況下，能夠減小到達表面的TSD的密度。
[0223]以上，根據(jù)本實施方式的半導體裝置的制造方法，通過利用液相生長法形成pSiC單晶層76，能夠減少器件的半導體層表面或半導體層內的位錯，能夠實現(xiàn)具備高可靠性的MOSFET0此外，通過制造成在pSiC單晶層76中以規(guī)定的比例共摻雜有ρ型雜質和η型雜質，使得電子的遷移率提高，導通電阻減小，實現(xiàn)了高性能的MOSFET。
[0224]進而，通過從以規(guī)定的比例共摻雜有P型雜質和η型雜質的液相中形成pSiC單晶層76,能夠促進TSD向BH)的變換。由此，能夠實現(xiàn)以液相生長而形成的pSiC單晶層76的膜厚的薄膜化，生產(chǎn)性得以提高?；蛘撸ㄟ^促進TSD向BPD的變換，能夠減小到達表面的位錯的密度。
[0225](第三實施方式)
[0226]本實施方式的半導體裝置的制造方法中，準備基板，從下述的液相，在基板的表面生長P型的SiC單晶層，其中，該液相為，含有Si (硅)、C(碳)、p型雜質、以及η型雜質，在將P型雜質設為元素八、將η型雜質設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al (鋁)和N (氮)、Ga (鎵)和N (氮)、以及In(銦)和N(氮)中選擇的至少一個組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的元素D的濃度相對于元素A的濃度的比大于0.33小于1.0，構成組合的元素A的濃度為I X 1016cm — 3以上I X 1022cm-3以下。
[0227]特別是，上述基板具備η型的SiC層、η型的SiC層上的ρ型的SiC層，在ρ型的SiC層的表面，形成SiC單晶層，形成與SiC單晶層連接的第一電極，形成與η型的SiC層連接的第二電極。
[0228]在由液相生長法、共摻雜帶來的作用以及效果中，關于與第一或第二實施方式共通的內容，省略描述。
[0229]圖21是通過本實施方式制造出的半導體裝置的模式剖面。半導體裝置是臺面型的PiN 二極管。
[0230]該PiN 二極管300具備基板81?；?1具備η+型SiC基板(碳化硅基板)82。SiC基板82是4Η — SiC基板(η基板)，作為η型雜質而含有雜質濃度為5 X 118?I X 1019cm一3程度的例如N(氮)。表面是例如相對于{0001}面具備4度傾斜的面。
[0231]在該SiC基板82的表面，形成有N的濃度例如為lX1018cm —3以上5X1018cm 一 3以下的η型SiC層(緩沖層)84。η型SiC層84的膜厚例如為0.5 μ m以上3 μ m以下。
[0232]在η型SiC層84上，形成有N的雜質濃度例如為I X 1015cm —3以上2 X 1016cm一 3以下的η—型SiC層86。η—型SiC層86的膜厚例如為5 μ m以上50 μ m以下。
[0233]在η —型SiC層86的表面，具備Al的雜質濃度例如為I X 117Cm-3以上I X 118Cm一3以下的P型SiC層88。P型SiC層88中共摻雜有N(氮)和Al (鋁)。然后，N的濃度相對于Al的濃度的比大于0.33小于1.0。ρ型SiC層88的膜厚例如為0.5μπι以上3μπι以下。
[0234]在ρ型SiC層88的表面，具備通過液相生長法形成的P型的SiC單晶層(pSiC單晶層)90。該pSiC單晶層90中共摻雜有ρ型雜質和η型雜質。然后，在將ρ型雜質設為元素八、將η型雜質設為元素D的情況下，元素A和元素D的組合為Al (鋁)、Ga(鎵)或In(銦)與N(氮)的組合、以及B(硼)與P(磷)的組合的至少一方的組合，構成上述組合的元素D的濃度相對于元素A的濃度的比(濃度D/濃度Α)大于0.33小于1.0。以下，以元素A為Al、元素D為N的情況為例進行說明。
[0235]pSiC單晶層90的Al的濃度例如為I X 1019cm —3以上lX 1022cm — 3以下。pSiC單晶層90的厚度例如為0.1 μ m以上Iym以下。
[0236]然后，具備與pSiC單晶層90電連接的導電性的陽電極94。陽電極94例如由Ni (鎳)的阻擋金屬層94a、阻擋金屬層94a上的Al的金屬層94b構成。
[0237]此外，在n+型SiC基板82的背面?zhèn)?，形成有導電性的陰電極96。陰電極96例如為Ni。
[0238]接下來，對PiN 二極管300的制造方法的一個例子進行說明。
[0239]圖22是示例本實施方式的半導體裝置的制造方法的流程圖。圖23、24是表示本實施方式的半導體裝置的制造方法的模式截面圖。
[0240]如圖22所示，半導體裝置的制造方法具備如下步驟:基板準備(步驟S302)、p+SiC單晶層形成(步驟S304)、臺面構造形成(步驟S306)、第一電極形成(步驟S308)、第二電極形成(步驟S310)以及退火(步驟S312)。
[0241]首先，在步驟302中，準備基板81。基板81例如通過以下的制造方法而形成。
[0242]在η型的雜質濃度為5X 1018cm — 3的n+型SiC基板82上，通過從氣相的外延生長，形成例如膜厚I μ m的η型SiC層84。接下來，在η型SiC層84上，例如，通過從氣相的外延生長，形成膜厚40 μ m的η —型SiC層86。
[0243]接下來，在η —型SiC層86上，通過從氣相的外延生長，形成例如膜厚1.5 μ m的ρ型SiC層88。
[0244]接下來，在步驟304中，在ρ型SiC層88的表面，通過基于液相生長法的外延生長，形成P+型的SiC單晶層(P+SiC單晶層)90 (圖23)。P+SiC單晶層90包含ρ型雜質和η型雜質。關于基于液相生長法而共摻雜的P+SiC單晶層90的形成方法，除了基板不同以外，與第一實施方式同樣。
[0245]基板81的表面例如相對于{0001}面具備0.5度以上8度以下的偏離角。偏離角優(yōu)選為2度以上6度以下。
[0246]所形成的P+SiC單晶層90的Al的濃度例如為lX1019cm —3以上lX 1022cm —3以下。p+SiC單晶層90的ρ型雜質和η型雜質的濃度能夠通過控制液相I中的P型雜質和η型雜質的濃度來實現(xiàn)所希望的值。
[0247]之后，在步驟306中，通過公知的工序形成臺面構造(圖24)。進而，在步驟308中，通過公知的工序形成陽電極94。然后，在步驟310中，通過公知的工序形成陰電極96。
[0248]在步驟310中，為了減小陽電極94和陰電極96的接觸電阻，進行退火。退火例如在氬氣氣氛中以1000°c進行。
[0249]通過以上的制造方法，形成了圖21所示的PiN 二極管300。
[0250]在本實施方式中，在基板81的表面，使用液相生長法形成p+SiC單晶層90。通過使用液相生長法，在P+SiC單晶層90中，TSD被變換為基底面位錯(BH))。BH)沿著{0001}面延伸而向P+SiC單晶層90的側面穿出。因此，ρ+SiC單晶層90中的TSD減少。若存在TSD，則pn接合的反向漏電流可能會增大。根據(jù)本實施方式，通過減小TSD密度，能夠抑制反向漏電流。
[0251]此外，在利用本實施方式的制造方法制造出的PiN 二極管300中，在P+SiC單晶層90中以規(guī)定的比例共摻雜有作為ρ型雜質的Al(鋁)和作為η型雜質的N(氮)。由此，P+SiC單晶層90的電阻以及陽電極94的接觸電阻得以減小。由此，能夠較大地設置PiN 二極管300的順向電流。
[0252]然后，在利用液相生長法生長pSiC單晶層90時，在液相內，以上述規(guī)定的比例共存有P型雜質和η型雜質。因此，促進了晶體生長中的TSD向BPD的變換。因此，例如，與利用氣相生長法形成PSiC單晶層90的情況相比，能夠以更薄的膜厚抑制TSD延續(xù)到上層。此外，在相同的膜厚的情況下，能夠減小到達表面的TSD的密度。
[0253]以上，根據(jù)本實施方式的半導體裝置的制造方法，通過利用液相生長法形成pSiC單晶層90，能夠減少器件的半導體層表面或半導體層內的位錯，能夠實現(xiàn)具備高可靠性以及高性能的PiN二極管300。此外，通過制造成在ρ+SiC單晶層90中以規(guī)定的比例共摻雜有P型雜質和η型雜質，減小方塊電阻以及接觸電阻，能夠實現(xiàn)順向電流大的PiN 二極管300。進而，通過在以規(guī)定的比例共摻雜有P型雜質和η型雜質的液相中形成p+SiC單晶層90,能夠促進TSD向BH)的變換。由此，能夠實現(xiàn)利用液相生長形成的P+SiC單晶層90的膜厚的薄膜化，提高生產(chǎn)性。或者，通過促進TSD向BH)的變換，能夠減小到達表面的位錯的密度。
[0254](第四實施方式)
[0255]本實施方式的半導體裝置的制造方法中，準備基板，從如下的液相，在基板的表面生成η型的SiC單晶層，該液相為，包含Si (硅)、C (碳)、ρ型雜質、以及η型雜質，在將ρ型雜質設為元素Ajf η型雜質設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al(鋁)和N(氮)、Ga(鎵)和N(氮)、以及In(銦)和N(氮)中選擇的至少一個組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的元素A的濃度相對于元素D的濃度的比大于0.40小于0.95。
[0256]特別是，在SiC單晶層的表面，通過外延生長形成η型的SiC層，在η型的SiC層的表面，形成P型的第一 SiC區(qū)域，在第一 SiC區(qū)域的表面，形成η型的第二 SiC區(qū)域，在第一 SiC區(qū)域的表面，形成ρ型的第三SiC區(qū)域，在SiC層、第一 SiC區(qū)域的表面，形成柵極絕緣膜，在柵極絕緣膜上，形成柵電極，形成與第二 SiC區(qū)域以及第三SiC區(qū)域連接的第一電極，形成與SiC單晶層電連接的第二電極。
[0257]在由液相生長法、共摻雜帶來的作用以及效果中，關于與第一實施方式共通的內容，省略描述。此外，關于半導體裝置以及制造方法也是，與第一實施方式重復的內容省略描述。
[0258]圖25是表示作為本實施方式的半導體裝置的MOSFET的結構的模式截面圖。M0SFET400是以載流子為電子的η型的縱型M0SFET。
[0259]該M0SFET400具備η型的SiC基板(nSiC單晶基板)50。nSiC單晶基板50是4H —SiC的SiC基板(η基板)，作為η型雜質而含有例如雜質濃度為IXlO18以上I X 1019cm 一3以下的例如N(氮)。
[0260]然后，在nSiC單晶基板50的表面，具備利用液相生長法形成的η型的SiC單晶層(nSiC單晶層)52。該η型的SiC單晶層52中共摻雜有ρ型雜質和η型雜質。然后，在將P型雜質設為元素八、將η型雜質設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al(鋁)和N(氮)、Ga(鎵)和N(氮)、或者In(銦)和N(氮)中選擇的組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的元素A的濃度相對于元素D的濃度的比大于0.40小于0.95。以下，以元素A為Al、元素D為N的情況為例進行說明。
[0261]nSiC單晶層52的N(氮)的濃度例如為I X 1018cm ^3以上lX 1022cm —3以下。nSiC單晶層52的厚度例如為I μ m以上350 μ m以下。
[0262]在該nSiC單晶層52的表面，形成有η型雜質的雜質濃度例如為5X1014cm —3以上2X 1016cm — 3以下的η型的SiC層(η — SiC層)14。η — SiC層14的膜厚例如為5 μ m以上20 μ m以下。
[0263]在η — SiC層14的一部分表面，形成有P型雜質的雜質濃度例如為5 X 115Cm —3以上I X 117Cm-3以下程度的P型的第一 SiC區(qū)域(P阱區(qū)域)16。ρ阱區(qū)域16的深度例如為0.6 μ m程度。ρ阱區(qū)域16作為M0SFET400的溝道區(qū)域發(fā)揮功能。
[0264]在n —SiC層14的一部分表面,形成有例如η型雜質的雜質濃度為IX 1018cm —3以上I X 122CnT 3以下的η.型的第一 SiC區(qū)域(源極區(qū)域)18。源極區(qū)域18的深度比ρ阱區(qū)域16的深度淺，例如為0.3 μ m程度。
[0265]此外，在ρ阱區(qū)域16的一部分表面、且源極區(qū)域18的側方，形成有例如ρ型雜質的雜質濃度為I X 118CnT3以上I X 122CnT3以下的P+型的第三SiC區(qū)域(ρ阱接觸區(qū)域)20。P阱接觸區(qū)域20的深度比ρ阱區(qū)域16的深度淺，例如為0.3 μ m程度。
[0266]在n —SiC層14以及ρ阱區(qū)域16的表面，具有以跨著該區(qū)域及層的方式連續(xù)地形成的柵極絕緣膜28。在柵極絕緣膜28中也能夠應用例如S12膜或high - k絕緣膜。
[0267]然后，在柵極絕緣膜28上，形成有柵電極30。在柵電極30中能夠應用例如多晶硅等。在柵電極30上，形成有例如由S12膜形成的層間絕緣膜32。
[0268]柵電極下的被第二 SiC區(qū)域(源極區(qū)域)18和η — SiC層14夾著的第一 SiC區(qū)域16作為M0SFET400的溝道區(qū)域發(fā)揮功能。
[0269]然后，具備與源極區(qū)域18、ρ阱接觸區(qū)域20電連接的導電性的第一電極(源極.ρ阱共用電極)24。第一電極(源極.ρ阱共用電極)24例如由Ni(鎳)的阻擋金屬層24a、阻擋金屬層24a上的Al的金屬層24b構成。也可以是,Ni的阻擋金屬層24a和Al的金屬層24b反應而形成合金。
[0270]此外，在SiC基板50的背面?zhèn)?，形成有導電性的第二電極(漏極電極)36。第二電極(漏極電極)36例如為Ni ο
[0271]另外，在本實施方式中，η型雜質例如優(yōu)選為N(氮)或P(磷)，但是也能夠應用As (砷)等。此外，ρ型雜質例如優(yōu)選為Al (鋁)，但是也可以應用B (硼)、Ga(鎵)、Ιη (銦)
坐寸ο
[0272]接下來，對本實施方式的半導體裝置的制造方法進行說明。
[0273]圖26是示例本實施方式的半導體裝置的制造方法的流程圖。圖27、28、29是表示本實施方式的半導體裝置的制造方法的模式截面圖。
[0274]如圖26所示，半導體裝置的制造方法具備如下步驟:nSiC單晶基板準備(步驟S400)、基于液相生長法的nSiC單晶層形成(步驟S401)、n —SiC層形成(步驟S402)、ρ型雜質離子注入(步驟S404)、η型雜質離子注入(步驟S406)、ρ型雜質離子注入(步驟S408)、退火(步驟S410)，柵極絕緣膜形成(步驟S412)、柵電極形成(步驟S414)、層間膜形成(步驟S416)、第一電極形成(步驟S418)、第二電極形成(步驟S420)以及退火(步驟 S422)。
[0275]首先，在步驟S400中，準備4H —SiC的低電阻的η型的SiC單晶基板(nSiC單晶基板)50，該SiC單晶基板50中作為η型雜質而含有雜質濃度5 X 1018cm —3程度的N(氮)，例如厚度為200 μ m。
[0276]接下來，在步驟S401中，在nSiC單晶基板50的表面，通過基于液相生長法的外延生長，形成η型的SiC單晶層(nSiC單晶)52(圖27)。nSiC單晶基板50的表面例如相對于{0001}面具備0.5度以上8度以下的偏離角。偏離角優(yōu)選為2度以上6度以下。
[0277]η型的SiC單晶層52包含有ρ型雜質和η型雜質。關于基于液相生長法進行了共摻雜的η型的SiC單晶層52的形成方法，除了雜質的比例不同以外，與第一實施方式同樣。
[0278]接下來，在步驟S402中，在nSiC單晶層52的表面，通過外延生長法，生長出高電阻的η — SiC層14 (圖28)，該η — SiC層14中作為η型雜質而包含有雜質濃度I X 116Cm 一3程度的例如N，厚度為10 μ m程度。
[0279]之后，在步驟S404中，通過與第一實施方式的第一發(fā)射極區(qū)域形成同樣的方法，形成P型的第一 SiC區(qū)域(ρ阱區(qū)域)16。然后，在步驟S406中，通過與第一實施方式的第二發(fā)射極區(qū)域形成同樣的方法，形成n+型的第二 SiC區(qū)域(源極區(qū)域)18。此外，在步驟S408中，通過與第一實施方式的發(fā)射極接觸區(qū)域形成同樣的方法，形成P+型的第三SiC區(qū)域(P講接觸區(qū)域)20。
[0280]在步驟S410中，進行用于活化的退火。該退火例如以氬氣用作氣氛體，使用了加熱溫度1600°C、加熱時間為30分鐘這樣的條件。此時，導入到了 SiC內部的雜質的活化得以實現(xiàn)，但是擴散只有稍許。
[0281]在步驟S412中，例如，S12膜的柵極絕緣膜28通過CVD (Chemical VaporDeposit1n)法或者熱氧化法來形成。然后，在步驟S414中，在柵極絕緣膜28上，例如形成有多晶硅的柵電極30。然后，在步驟S416中，在柵電極30上，例如形成S12膜的層間絕緣膜32。
[0282]之后，在步驟S418中，形成有與源極區(qū)域18、ρ阱接觸區(qū)域20電連接的導電性的第一電極(源極.Ρ阱共用電極)24。第一電極(源極.ρ阱共用電極)24例如通過Ni(鎳)和Al的濺射來形成。
[0283]在步驟S420中，在基板51的背面?zhèn)龋纬捎袑щ娦缘牡诙姌O(漏極電極)36。第二電極(漏極電極)36例如通過Ni的濺射來形成。
[0284]在步驟S422中，為了減小第一電極24和第二電極36的接觸電阻，進行退火。退火例如在氬氣氣氛中以1000°c進行。
[0285]通過以上的制造方法，形成了圖25所示的M0SFET400。
[0286]在本實施方式中，在nSiC單晶基板50的表面，使用液相生長法，形成nSiC單晶層52。通過使用液相生長法，使得nSiC單晶層52中TSD被變換為基底面位錯(BPD)。BH)沿著{0001}面延伸，向nSiC單晶層52的側面穿出。因此，抑制TSD到達η — SiC層14的表面。由此，在n —SiC層14的表面形成的柵極絕緣膜28的可靠性得以提高。
[0287]此外，n —SiC層14中的BH)密度也減小。因此，能夠抑制體二極管的順向特性劣化。由此，實現(xiàn)了可靠性高的MOSFET。
[0288]本實施方式的M0SFET400中，nSiC單晶層52中共摻雜有ρ型雜質例如Al和η型雜質例如N。由此，減小了 nSiC單晶層52的方塊電阻以及比電阻。因此，導通電阻減小，實現(xiàn)了高性能的M0SFET400。
[0289]此外，通過形成有三聚體，晶體結構穩(wěn)定而晶體缺陷減少，實現(xiàn)了漏電流得以減小的M0SFET400。進而，實現(xiàn)晶體結構穩(wěn)定而通電擊穿耐性優(yōu)良的M0SFET400。S卩，M0SFET400相對于通電劣化具有高信賴性。
[0290]作為通電劣化，有產(chǎn)生3C結構的晶體缺陷而高電阻化的模式。如果是本實施方式的共摻雜結構，則晶體穩(wěn)定，因此，不會出現(xiàn)該模式。因此，能夠形成不會出現(xiàn)高電阻化模式的 M0SFET400。
[0291]nSiC單晶層52中含有的η型雜質的濃度優(yōu)選為lX1018cm —3以上I X 1022cm — 3以下。這是因為，若低于該范圍，則不易產(chǎn)生P型雜質與η型雜質之間的相互作用，有可能不能形成三聚體。此外，若超過該范圍，則很難使η型雜質固溶。
[0292]從充分減小nSiC單晶層52的方塊電阻或者比電阻的觀點出發(fā)，優(yōu)選nSiC單晶層52中含有的η型雜質的濃度為lX102°cm —3以上。
[0293]在將nSiC單晶層52的ρ型雜質設為元素Ajf η型雜質設為元素D的情況下，從充分減小nSiC單晶層52的方塊電阻或者比電阻、減小導通電阻的觀點出發(fā)，使得元素A的濃度相對于元素D的濃度的比大于0.40小于0.95。此外，元素A的濃度相對于元素D的濃度的比優(yōu)選為0.45以上0.75以下。更優(yōu)選為0.47以上0.60以下。
[0294]因此，生長nSiC單晶層52時的液相內的元素A的濃度相對于元素D的濃度的比大于0.40小于0.95。此外，元素A的濃度相對于元素D的濃度的比優(yōu)選為0.45以上0.75以下。更優(yōu)選為0.47以上0.60以下。
[0295]nSiC單晶層52的元素A的濃度相對于元素D的濃度的比例如能夠通過利用SIMS (Secondary 1n Microprobe Spectrometry)求出兀素 A、兀素 D 各自的濃度來計算。
[0296]在將nSiC單晶層52的ρ型雜質設為元素A、將η型雜質設為元素D的情況下，從減小方塊電阻或者比電阻的觀點出發(fā)，有助于元素D的載流子產(chǎn)生的施主能級優(yōu)選為40meV以下。此外，更優(yōu)選為35meV以下，更加優(yōu)選為20meV以下。
[0297]元素D的施主能級例如能夠通過測定nSiC單晶層52的方塊電阻或者比電阻的活化能量來求出。
[0298]從充分減小nSiC單晶層52的方塊電阻或者比電阻、實現(xiàn)低的導通電阻的觀點出發(fā)，優(yōu)選P型雜質和η型雜質的大部分形成三聚體。因此，優(yōu)選元素A的90%以上位于最接近元素D的晶格位置。如果元素A的90%以上位于最接近元素D的晶格位置，則能夠視為P型雜質和η型雜質的大部分(可形成三聚體的部分當中的90%以上)形成了三聚體。
[0299]元素A當中位于最接近元素D的晶格位置處的元素的比例例如能夠通過利用XPS (X —ray Photoelectron Spectroscopy)分析元素A和元素D的結合狀態(tài)來求出。
[0300]然后，在利用液相生長法生長nSiC單晶層52時，在液相內，以上述規(guī)定的比例共存有P型雜質和η型雜質。因此，促進了晶體生長中的TSD向BPD的變換。因此，例如，與通過氣相生長法形成nSiC單晶層52的情況相比，能夠以更薄的膜厚來抑制TSD延續(xù)到上層。此外，在相同的膜厚的情況下，能夠抑制到達表面的TSD的密度。
[0301]以上，根據(jù)本實施方式的半導體裝置的制造方法，通過利用液相生長法形成nSiC單晶層52，能夠減少器件的半導體層表面或半導體層內的位錯，能夠實現(xiàn)具備高可靠性的MOSFET0此外，通過制造成在nSiC單晶層52中以規(guī)定的比例共摻雜有ρ型雜質和η型雜質，導通電阻減小，實現(xiàn)了高性能的M0SFET。進而，通過從以規(guī)定的比例共摻雜了 ρ型雜質和η型雜質的液相中形成nSiC單晶層52，能夠促進TSD向BPD的變換。由此，能夠實現(xiàn)通過液相生長形成的nSiC單晶層52的膜厚的薄膜化，生產(chǎn)性提高?；蛘?，通過促進TSD向BPD的變換，能夠減小到達表面的位錯的密度。
[0302](第五實施方式)
[0303]本實施方式的半導體裝置的制造方法中，準備基板，從如下的液相，在基板的表面生長η型的SiC單晶層，該液相為，含有Si (硅)、C (碳)、ρ型雜質、以及η型雜質，在將ρ型雜質設為元素Ajf η型雜質設為元素D的情況下，元素A和元素D的組合是第一組合和第二組合中的至少一方的組合，該第一組合是從Al(鋁)和N(氮)、Ga(鎵)和N(氮)、以及In(銦)和N(氮)中選擇的至少一個組合，該第二組合是B(硼)和P(磷)的組合，構成第一或第二組合的元素A的濃度相對于元素D的濃度的比大于0.40小于0.95。
[0304]特別是，基板具備η型的SiC層，在η型的SiC層的表面，形成SiC單晶層，在SiC單晶層的表面，形成P型的第一 SiC區(qū)域，在第一 SiC區(qū)域的表面，形成η型的第二 SiC區(qū)域，在第一 SiC區(qū)域的表面，形成P型的第三SiC區(qū)域，在SiC層、第一 SiC區(qū)域的表面，形成柵極絕緣膜，在柵極絕緣膜上，形成柵電極，形成與第二 SiC區(qū)域以及第三SiC區(qū)域連接的第一電極，形成與SiC層電連接的第二電極。
[0305]在由液相生長法、共摻雜帶來的作用以及效果中，關于與第一實施方式共通的內容，省略描述。此外，在半導體裝置以及半導體裝置的制造方法中，關于與第一至第四實施方式共通的內容，省略描述。
[0306]圖29是表示作為本實施方式的半導體裝置的MOSFET的結構的模式截面圖。M0SFET500是以載流子為電子的η型的縱型M0SFET。
[0307]該M0SFET500具備η型的SiC基板(nSiC單晶基板)50。nSiC單晶基板50是4H — SiC的SiC基板(η基板)，作為η型雜質而含有例如雜質濃度為lX1018cm —3以上I X 1019cm —3以下的例如N(氮)。
[0308]然后，在nSiC單晶基板50的表面，具備利用液相生長法形成的η型的SiC層(η —SiC單晶層)14。該n —SiC單晶層14中共摻雜有P型雜質和η型雜質。然后，在將ρ型雜質設為元素Ajf η型雜質設為元素D的情況下，元素A和元素D的組合為Al (鋁)、Ga (鎵)或者In (銦)與N(氮)的組合、以及B (硼)與P (磷)組合中的至少一方的組合，構成組合的元素A的濃度相對于元素D的濃度的比大于0.40小于0.95。以下，以元素A為Al、元素D為N的情況為例進行說明。
[0309]n —SiC單晶層14的N(氮)的濃度例如為5Χ 1015cm —3以上2Χ 1016cm —3以下。η 一 SiC單晶層14的膜厚例如為5 μ m以上20 μ m以下。
[0310]在n —SiC單晶層14的一部分表面，形成有ρ型雜質的雜質濃度例如為5X 115CnT3以上I X 117Cm-3以下的P型的第一 SiC區(qū)域(P阱區(qū)域)16。ρ阱區(qū)域16的深度例如為
0.6 μ m程度。ρ阱區(qū)域16作為M0SFET500的溝道區(qū)域發(fā)揮功能。
[0311]在n — SiC單晶層14的一部分表面，形成有例如η型雜質的雜質濃度為I X 118Cm一
3以上IXlO22Cnr3以下的η+型的第一 SiC區(qū)域(源極區(qū)域)18。源極區(qū)域18的深度比ρ阱區(qū)域16的深度淺，例如為0.3 μ m程度。
[0312]此外，在ρ阱區(qū)域16的一部分表面、且源極區(qū)域18的側方，形成有例如ρ型雜質的雜質濃度為I X 118CnT3以上I X 122CnT3以下的P+型的第三SiC區(qū)域(ρ阱接觸區(qū)域)20。P阱接觸區(qū)域20的深度比ρ阱區(qū)域16的深度淺，例如為0.3 μ m程度。
[0313]在n —SiC單晶層14以及ρ阱區(qū)域16的表面，具備以跨著該區(qū)域及層的方式連續(xù)地形成的柵極絕緣膜28。柵極絕緣膜28中能夠應用例如S12膜或high — k絕緣膜。
[0314]然后，在柵極絕緣膜28上，形成有柵電極30。在柵電極30中，例如能夠應用多晶硅等。在柵電極30上，形成有例如由S12膜形成的層間絕緣膜32。
[0315]柵電極下的被第二 SiC區(qū)域(源極區(qū)域)18和η — SiC單晶層14夾著的第一 SiC區(qū)域16作為M0SFET500的溝道區(qū)域發(fā)揮功能。
[0316]然后，具備與源極區(qū)域18、ρ阱接觸區(qū)域20電連接的導電性的第一電極(源極.ρ阱共用電極)24。第一電極(源極.ρ阱共用電極)24由例如、Ni(鎳)的阻擋金屬層24a、阻擋金屬層24a上的Al的金屬層24b構成。也可以是，Ni的阻擋金屬層24a與Al的金屬層24b反應而形成合金。
[0317]此外，在SiC基板50的背面?zhèn)?，形成有導電性的第二電極(漏極電極)36。第二電極(漏極電極)36例如為Ni ο
[0318]另外，在本實施方式中，η型雜質例如優(yōu)選為N(氮)或P(磷)，但是也能夠應用As (砷)等。此外，ρ型雜質例如優(yōu)選為Al (鋁)，但是也能夠應用B (硼)、Ga (鎵)、In (銦)
坐寸ο
[0319]接下來，對本實施方式的半導體裝置的制造方法進行說明。
[0320]圖30是示例本實施方式的半導體裝置的制造方法的流程圖。圖31是表示本實施方式的半導體裝置的制造方法的模式截面圖。
[0321]如圖30所示，半導體裝置的制造方法中，具備如下步驟:nSiC單晶基板準備(步驟S500)、基于液相生長法的n —SiC單晶層形成(步驟S502)、p型雜質離子注入(步驟S504)、n型雜質離子注入(步驟S506)、p型雜質離子注入(步驟S508)、退火(步驟S510)、柵極絕緣膜形成(步驟S512)、柵電極形成(步驟S514)、層間膜形成(步驟S516)、第一電極形成(步驟S518)、第二電極形成(步驟S520)以及退火(步驟S522)
[0322]首先，在步驟S500中，準備4H —SiC的低電阻的η型的SiC單晶基板(nSiC單晶基板)50，該SiC單晶基板50中作為η型雜質而包含有雜質濃度5 X 1018cm —3程度的N(氮)，例如厚度為200 μ m。
[0323]接下來，在步驟S502中，在nSiC單晶基板50的表面，通過基于液相生長法的外延生長，形成η型的SiC層OTSiC單晶層)14(圖31)。nSiC單晶基板50的表面例如相對于{0001}面具備0.5度以上8度以下的偏離角。偏離角優(yōu)選為2度以上6度以下。
[0324]n —SiC單晶層14含有ρ型雜質和η型雜質。關于基于液相生長法進行了共摻雜的n —SiC單晶層14的形成方法，除了雜質的比例、濃度不同以外，與第一實施方式同樣。
[0325]n —SiC單晶層14中，作為η型雜質，含有雜質濃度為I X 116Cm —3程度的例如N，厚度為1ym程度。
[0326]之后，在步驟S504中，通過與第一實施方式的第一發(fā)射極區(qū)域形成同樣的方法，形成P型的第一 SiC區(qū)域(P阱區(qū)域)16。然后，在步驟S506中，通過與第一實施方式的第二發(fā)射極區(qū)域形成同樣的方法，形成η+型的第二 SiC區(qū)域(源極區(qū)域)18。此外，在步驟S508中，通過與第一實施方式的發(fā)射極接觸區(qū)域形成同樣的方法，形成P+型的第三SiC區(qū)域(P講接觸區(qū)域)20。
[0327]在步驟S510中，進行用于活化的退火。該退火例如將氬氣用作氣氛體，使用了加熱溫度1600°C、加熱時間30分鐘這樣的條件。此時，導入到了 SiC內部的雜質的活化得以實現(xiàn)，但是擴散只有稍許。
[0328]在步驟S512中，例如通過CVD (Chemical Vapor Deposit1n)法或者熱氧化法形成S12膜的柵極絕緣膜28。然后，在步驟S514中，在柵極絕緣膜28上，例如形成有多晶硅的柵電極30。然后，在步驟S516中，在柵電極30上，例如形成有S12膜的層間絕緣膜32。
[0329]之后，在步驟S518中，形成有與源極區(qū)域18、ρ阱接觸區(qū)域20電連接的導電性的第一電極(源極.Ρ阱共用電極)24。第一電極(源極.ρ阱共用電極)24例如通過Ni(鎳)和Al的濺射來形成。
[0330]在步驟S520中，在基板51的背面?zhèn)?，形成有導電性的第二電極(漏極電極)36。第二電極(漏極電極)36例如通過Ni的濺射來形成。
[0331]在步驟S522中，為了減小第一電極24和第二電極36的接觸電阻，進行退火。退火例如在氬氣氣氛中以1000°c進行。
[0332]通過以上的制造方法，形成了圖29所示的M0SFET500。
[0333]在本實施方式中，在nSiC單晶基板50的表面，使用液相生長法，形成η — SiC單晶層14。通過使用液相生長法，使得n —SiC單晶層14中TSD被變換為基底面位錯(BH))。BPD沿著{0001}面延伸，向n —SiC單晶層14的側面穿出。因此，抑制TSD到達η — SiC單晶層14的表面。由此，提高了在n —SiC單晶層14的表面形成的柵極絕緣膜28的可靠性。
[0334]此外，n —SiC單晶層14中的BH)密度也被減小。因此，能夠抑制M0SFET500的體二極管的順向特性劣化。由此，實現(xiàn)了可靠性高的M0SFET。
[0335]在本實施方式的M0SFET500中，在n —SiC單晶層14中，共摻雜有ρ型雜質例如Al和η型雜質例如N。由此，n —SiC單晶層14的方塊電阻以及比電阻減小。因此，導通電阻減小，實現(xiàn)了高性能的M0SFET500。
[0336]此外，通過形成有三聚體，使得晶體結構穩(wěn)定而晶體缺陷減少，實現(xiàn)了漏電流減小了的M0SFET500。進而，晶體結構穩(wěn)定，實現(xiàn)了通電擊穿耐性優(yōu)良的M0SFET500。即，M0SFET500相對于通電劣化具有高信賴。
[0337]作為通電劣化，有產(chǎn)生3C結構的晶體缺陷而高電阻化的模式。如果是本實施方式的共摻雜結構，則晶體穩(wěn)定，因此，不會出現(xiàn)該模式。因此，能夠形成不會出現(xiàn)高電阻化模式的 M0SFET500。
[0338]在將n SiC單晶層14的ρ型雜質設為元素Ajf η型雜質設為元素D的情況下，從充分減小n —SiC單晶層14的方塊電阻或者比電阻、減小導通電阻的觀點出發(fā)，使得元素A的濃度相對于元素D的濃度的比大于0.40小于0.95。此外，元素A的濃度相對于元素D的濃度的比優(yōu)選為0.45以上0.75以下。更優(yōu)選為0.47以上0.60以下。
[0339]因此，生長n —SiC單晶層14時的液相內的元素A的濃度相對于元素D的濃度的比大于0.40小于0.95。此外，元素A的濃度相對于元素D的濃度的比優(yōu)選為0.45以上0.75以下。更優(yōu)選為0.47以上0.60以下。
[0340]n —SiC單晶層14的元素A的濃度相對于元素D的濃度的比例如能夠通過利用SIMS (Secondary 1n Microprobe Spectrometry)求出兀素A、兀素D各自的濃度來進行計笪
ο
[0341]在將n —SiC單晶層14的ρ型雜質設為元素Ajf η型雜質設為元素D的情況下，從減小方塊電阻或者比電阻的觀點出發(fā)，有助于元素D的載流子產(chǎn)生的施主能級優(yōu)選為40meV以下。此外,更優(yōu)選為35meV以下,更加優(yōu)選為20meV以下。
[0342]元素D的施主能級例如能夠通過測定n —SiC單晶層14的方塊電阻或者比電阻的活化能量來求出。
[0343]從充分減小n —SiC單晶層14的方塊電阻或者比電阻、實現(xiàn)低的導通電阻的觀點出發(fā)，優(yōu)選P型雜質和η型雜質的大部分形成三聚體。因此，優(yōu)選元素A的90%以上位于最接近元素D的晶格位置。如果元素A的90%以上位于最接近元素D的晶格位置，則能夠視為P型雜質和η型雜質的大部分(可形成三聚體的部分當中的90%以上)形成了三聚體。
[0344]元素A當中位于最接近元素D的晶格位置處的元素的比例例如能夠通過利用XPS (X —ray Photoelectron Spectroscopy)分析元素A和元素D的結合狀態(tài)來求出。
[0345]然后，在利用液相生長法生長n_SiC單晶層14時，在液相內以上述規(guī)定的比例共存有P型雜質和η型雜質。因此，促進了晶體生長中的TSD向BPD的變換。因此，例如，與通過氣相生長法形成n —SiC單晶層14的情況相比，能夠以更薄的膜厚來抑制TSD延續(xù)到上層。此外，在相同的膜厚的情況下，能夠減小到達表面的TSD的密度。
[0346]以上，根據(jù)本實施方式的半導體裝置的制造方法，通過利用液相生長法形成η —SiC單晶層14，使得器件的半導體層表面或半導體層內的位錯減少，能夠實現(xiàn)具備高可靠性的M0SFET。此外，通過制造成在n —SiC單晶層14中以規(guī)定的比例共摻雜有ρ型雜質和η型雜質，導通電阻減小，實現(xiàn)了高性能的MOSFET。進而，通過從以規(guī)定的比例共摻雜有ρ型雜質和η型雜質的液相中形成n —SiC單晶層14，能夠促進TSD向BPD的變換。由此，通過促進TSD向BPD的變換，能夠減小到達表面的位錯的密度。
[0347]以上，在實施方式中，作為碳化硅的晶體結構，以4Η — SiC的情況為例進行了說明，但是本發(fā)明也能夠應用于6Η - SiC、3C - SiC等其他晶體結構的碳化硅。
[0348]此外，作為通過液相生長法形成SiC單晶層時的基板，以SiC為例進行了說明，但是只要能夠進行外延生長即可，能夠應用SiC以外的單晶。
[0349]以上說明了本發(fā)明的幾個實施方式，這些實施方式僅用于例示而不用于限定本發(fā)明的范圍。實際上，在此記述的半導體裝置的制造方法可以以各種其他形式來實施。而且，在不脫離本發(fā)明的精神的情況下，可以對在此記述的裝置及方法的形式進行各種省略、替代和變更。所附權利要求書及其等價物涵蓋了落入本發(fā)明的范疇和精神內的這些形式或修改。
【權利要求】
1.一種半導體裝置的制造方法，其中， 從液相中在基板的表面生長？型的310單晶層， 該液相為，含有31 (硅)X (碳)^型雜質及=型雜質，在將所述？型雜質設為元素八、將所述II型雜質設為元素0的情況下，所述元素纟和所述元素0的組合為第一組合和第二組合中的至少一方的組合，該第一組合為從八1 (鋁)和叭氮)、(? (鎵)和叭氮)、以及IV銦)和叭氮)中選擇的至少一個組合，該第二組合為8(硼)和？(磷)的組合，并且，構成所述第一或第二組合的所述元素0的濃度相對于所述元素八的濃度的比大于0.33小于 1.0。
2.如權利要求1記載的半導體裝置的制造方法，其中， 所述元素0的濃度相對于所述元素八的濃度的比大于0.40小于0.95。
3.如權利要求1記載的半導體裝置的制造方法，其中， 在所述？型的31(:單晶層的表面，通過外延生長而形成II型的31(:層， 在所述II型的31(:層的表面，形成？型的第一 31(:區(qū)域， 在所述？型的第一 31(:區(qū)域的表面，形成=型的第二 31(:區(qū)域， 在所述？型的第一 31(:區(qū)域的表面，形成？型的第三31(:區(qū)域， 在所述II型的31(:層、所述1)型的第一 31(:區(qū)域的表面，形成柵極絕緣膜， 在所述柵極絕緣膜上，形成柵電極， 形成與所述II型的第二 31(:區(qū)域及所述？型的第三31(:區(qū)域連接的第一電極， 形成與所述？型的31(:單晶層連接的第二電極。
4.如權利要求1記載的半導體裝置的制造方法，其中， 所述基板具備II型的31(:層， 在所述II型的31(:層的表面，形成所述1)型的31(:單晶層， 在所述？型的31(:單晶層的表面，形成=型的第二 31(:區(qū)域， 在所述？型的31(:單晶層的表面，形成？型的第三31(:區(qū)域， 在所述？型的31(:單晶層的表面，以與所述II型的第二 31(:區(qū)域之間隔著所述？型的810單晶層的方式形成II型的第四31(:區(qū)域， 在所述II型的第四31(:區(qū)域、所述1)型的31(:單晶層的表面，形成柵極絕緣膜， 在所述柵極絕緣膜上，形成柵電極， 形成與所述II型的第二 31(:區(qū)域及所述？型的第三31(:區(qū)域連接的第一電極， 形成與所述II型的31(:層連接的第二電極。
5.如權利要求1記載的半導體裝置的制造方法，其中， 所述基板具備II型的31(:層、所述型的31(:層上的？型的31(:層， 在所述？型的31(:層的表面，形成所述1)型的31(:單晶層， 形成與所述？型的單晶層連接的第一電極， 形成與所述II型的31(:層電連接的第二電極。
6.一種半導體裝置的制造方法，其中， 從液相中在基板的表面生長II型的310單晶層， 該液相為，含有31 (硅)X (碳)^型雜質及=型雜質，在將所述？型雜質設為元素八、將所述II型雜質設為元素0的情況下，所述元素纟和所述元素0的組合為第一組合和第二組合中的至少一方的組合，該第一組合為從八1 (鋁)和叭氮)、(?(鎵)和叭氮)、以及IV銦)和叭氮)中選擇的至少一個組合，該第二組合為8(硼)和？(磷)的組合，并且，構成所述第一或第二組合的所述元素八的濃度相對于所述元素0的濃度的比大于0.40小于 0.95。
7.如權利要求6記載的半導體裝置的制造方法，其中， 所述元素八的濃度相對于所述元素0的濃度的比為0.45以上0.75以下。
8.如權利要求6記載的半導體裝置的制造方法，其中， 在所述II型的31(:單晶層的表面，通過外延生長而形成II型的31(:層， 在所述II型的31(:層的表面，形成？型的第一 31(:區(qū)域， 在所述？型的第一 31(:區(qū)域的表面，形成=型的第二 31(:區(qū)域， 在所述？型的第一 31(:區(qū)域的表面，形成？型的第三31(:區(qū)域， 在所述II型的31(:層、所述1)型的第一 31(:區(qū)域的表面，形成柵極絕緣膜， 在所述柵極絕緣膜上，形成柵電極， 形成與所述II型的第二 31(:區(qū)域及所述？型的第三31(:區(qū)域連接的第一電極， 形成與所述II型的310單晶層電連接的第二電極。
9.如權利要求6記載的半導體裝置的制造方法，其中， 所述基板具備II型的31(:層， 在所述II型的31(:層的表面，形成所述型的31(:單晶層， 在所述31(:單晶層的表面，形成1)型的第一 31(:區(qū)域， 在所述第一 31(:區(qū)域的表面，形成=型的第二 31(:區(qū)域， 在所述第一 31(:區(qū)域的表面，形成？型的第三31(:區(qū)域， 在所述II型的31(:層、所述第一 31(:區(qū)域的表面，形成柵極絕緣膜， 在所述柵極絕緣膜上，形成柵電極， 形成與所述第二 31(:區(qū)域及所述第三31(:區(qū)域連接的第一電極， 形成與所述II型的31(:層連接的第二電極。
【文檔編號】H01L21/336GK104465392SQ201410386613
【公開日】2015年3月25日 申請日期:2014年8月7日 優(yōu)先權日:2013年9月20日
【發(fā)明者】西尾讓司, 清水達雄, 太田千春, 飯島良介, 四戶孝 申請人:株式會社東芝