非易失性存儲器結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種非易失性存儲器結(jié)構(gòu)，包括有一基底，其中有第一、第二以及第三有源區(qū)域沿著第一方向排成一列并通過絕緣區(qū)域互相隔開，所述絕緣區(qū)域包括第一中介絕緣區(qū)，其介于第一與第二有源區(qū)域間，第二中介絕緣區(qū)，其介于第二與第三有源區(qū)域間；第一選擇晶體管，其位于第一有源區(qū)域上；浮動?xùn)艠O晶體管，其位于第二有源區(qū)域上并與第一選擇晶體管耦接，且包括一浮動?xùn)艠O，其完全與第二有源區(qū)域重疊而與第一、第二中介絕緣區(qū)部分重疊；以及第二選擇晶體管，其位于第三有源區(qū)域上并與浮動?xùn)艠O晶體管耦接，其中第二選擇晶體管具有一字線沿著所述第二方向延伸。
【專利說明】非易失性存儲器結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及非易失性存儲器【技術(shù)領(lǐng)域】，特別是涉及一種具較佳數(shù)據(jù)保存(dataretent1n)特性的非易失性存儲器結(jié)構(gòu)。

【背景技術(shù)】
[0002]非易失性存儲器(nonvolatile memory, NVM)為一種在無電力供應(yīng)狀態(tài)時也可保留儲存的數(shù)據(jù)的內(nèi)存裝置，例如磁性器件(magnetic devices)、光盤(opticaldiscs)、閃存(flash memory)及其他半導(dǎo)體類的內(nèi)存。依據(jù)編程次數(shù)的限制，非易失性存儲器可區(qū)分為多次編程(multiple time programmable, MTP)內(nèi)存及單次編程(one-time programmable, OTP)內(nèi)存，多次編程內(nèi)存即可多次讀取及寫入數(shù)據(jù)，例如電子抹除式可復(fù)寫只讀存儲器(EEPROM)及閃存設(shè)有可支持不同操作功能的對應(yīng)電路，如編程(programming)、抹除(erasing)與讀取(reading)等功能,單次編程內(nèi)存則不須抹除功能的電路，僅需編程及讀取的電路即可維持良好運作，因此，相較于多次編程內(nèi)存，單次編程內(nèi)存電路的工藝較簡化，成本較低。
[0003]多次編程內(nèi)存及單次編程內(nèi)存具有相同的層疊結(jié)構(gòu)，依其結(jié)構(gòu)而言，現(xiàn)有的浮動?xùn)艠O非易失性存儲器(floating fate NVM)可區(qū)分為雙層堆疊多晶硅的非易失性存儲器(double-poly non-volatile memory)及單層多晶娃的非易失性存儲器(single-polynon-volatile memory)。雙層堆疊多晶娃的非易失性存儲器結(jié)構(gòu)通常包括一浮動?xùn)艠O用以儲存電荷，一絕緣層(例如氧化硅/氮化硅/氧化硅的復(fù)合0N0層)，以及一控制柵極用以控制數(shù)據(jù)的存取。內(nèi)存單元的操作依據(jù)電容的原理，意即產(chǎn)生的電荷儲存于浮動?xùn)艠O，進而改變內(nèi)存單元的臨界電壓，以決定"O"及"Γ的數(shù)據(jù)狀態(tài)。單層多晶硅的非易失性存儲器則因與一般互補式金氧半導(dǎo)體工藝兼容，而常被應(yīng)用于嵌入式(embedded)內(nèi)存中，例如混合電路及微控制器(如系統(tǒng)整合芯片，S0C)中的嵌入式非易失性存儲器。
[0004]進而言之，當記憶單元的尺寸及隧穿氧化層厚度持續(xù)減縮，浮動?xùn)艠O發(fā)生數(shù)據(jù)流失與電流泄漏的情況將日益嚴重，因此，有必要改良現(xiàn)有非易失性存儲器結(jié)構(gòu)的數(shù)據(jù)保存特性。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的為提供一改良的非易失性存儲器結(jié)構(gòu)，其能改善數(shù)據(jù)保存特性，且兼容于標準化CMOS工藝。
[0006]根據(jù)本發(fā)明一實施例，其提供一種非易失性存儲器結(jié)構(gòu)，包括:
[0007]—第一導(dǎo)電型半導(dǎo)體基底，其上具有一第一有源區(qū)域、一第二有源區(qū)域以及一第三有源區(qū)域，所述第一有源區(qū)域、所述第二有源區(qū)域和第三有源區(qū)域沿著一第一方向排成一列并通過一絕緣區(qū)域互相隔開，其中所述絕緣區(qū)域包括一第一中介絕緣區(qū)和第二中介絕緣區(qū)，所述第一中介絕緣區(qū)介于所述第一有源區(qū)域與所述第二有源區(qū)域之間，所述第二中介絕緣區(qū)介于所述第二有源區(qū)域與所述第三有源區(qū)域之間；
[0008]一第一選擇晶體管，位于所述第一有源區(qū)域上并具有一選擇柵極沿著一第二方向延伸；
[0009]一浮動?xùn)艠O晶體管，位于所述第二有源區(qū)域上，其中所述浮動?xùn)艠O晶體管與所述第一選擇晶體管耦接，且所述浮動?xùn)艠O晶體管包括一浮動?xùn)艠O，所述浮動?xùn)艠O與下方的所述第二有源區(qū)域完全重疊并與所述第一中介絕緣區(qū)及第二中介絕緣區(qū)部分重疊；以及
[0010]一第二選擇晶體管，位于所述第三有源區(qū)域上并與所述浮動?xùn)艠O晶體管耦接，其中所述第二選擇晶體管具有一字線沿著所述第二方向延伸。
[0011]根據(jù)本發(fā)明一實施例，其提供一種非易失性存儲器結(jié)構(gòu)，包括:
[0012]一第一導(dǎo)電型半導(dǎo)體基底，其上具有一第一有源區(qū)域、一第二有源區(qū)域、一第三有源區(qū)域、一第四有源區(qū)域以及一第五有源區(qū)域，其中所述第一有源區(qū)域、第二有源區(qū)域及第三有源區(qū)域沿著一第一方向排成一列，所述第二有源區(qū)域、第四有源區(qū)域及第五有源區(qū)域沿著一第二方向排成一行，其中所述第一有源區(qū)域、第二有源區(qū)域及第三有源區(qū)域通過一絕緣區(qū)域互相隔開，所述絕緣區(qū)域包括一第一中介絕緣區(qū)、一第二中介絕緣區(qū)、一第三中介絕緣區(qū)以及一第四中介絕緣區(qū)，所述第一中介絕緣區(qū)介于所述第一有源區(qū)域與所述第二有源區(qū)域之間、所述第二中介絕緣區(qū)介于所述第二有源區(qū)域與所述第三有源區(qū)域之間、所述第三中介絕緣區(qū)介于所述第二有源區(qū)域與所述第四有源區(qū)域之間，所述第四中介絕緣區(qū)介于所述第四有源區(qū)域與所述第五有源區(qū)域之間；
[0013]一第一選擇晶體管，位于所述第一有源區(qū)域上并具有一選擇柵極沿著一第二方向延伸；
[0014]一浮動?xùn)艠O晶體管，位于所述第二有源區(qū)域上，其中所述浮動?xùn)艠O晶體管與所述第一選擇晶體管耦接，且所述浮動?xùn)艠O晶體管包括一浮動?xùn)艠O，所述浮動?xùn)艠O與下方的所述第二有源區(qū)域、第四有源區(qū)域、第五有源區(qū)域、所述第三中介絕緣區(qū)以及第四中介絕緣區(qū)完全重疊，并與所述第一中介絕緣區(qū)以及第二中介絕緣區(qū)部分重疊；
[0015]一第六有源區(qū)域，其與所述第四有源區(qū)域并列，其中所述第六有源區(qū)域與所述浮動?xùn)艠O無重疊；以及
[0016]一第二選擇晶體管，位于所述第六有源區(qū)域上，并耦合至一字線，其中所述浮動?xùn)艠O晶體管另包括一重摻雜區(qū)域，所述重摻雜區(qū)域具有所述第一導(dǎo)電型并設(shè)于所述第三有源區(qū)域且耦合至一位線。
[0017]為讓本發(fā)明的上述目的、特征及優(yōu)點能更為明顯易懂，下文中特舉出數(shù)個優(yōu)選實施方式，并配合附圖作詳細說明如下。

【專利附圖】

【附圖說明】
[0018]圖1A為依據(jù)本發(fā)明一實施例中單層多晶硅非易失性記憶單元的平面示意圖。
[0019]圖1B為圖1A沿著切線Ι-Γ所做的橫斷面示意圖。
[0020]圖1C為圖1A沿著切線I1-1I’所做的橫斷面示意圖。
[0021]圖2A及圖2B繪示出圖1A中記憶單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)等動作的操作范例。
[0022]圖3A至圖3E為依據(jù)本發(fā)明另一實施例所繪示的單層多晶硅非易失性記憶單元的各橫斷面示意圖，其中圖3A為非易失性記憶單元的平面示意圖，圖3B為圖3A沿著切線1-1’所做的橫斷面示意圖，圖3C圖為圖3A沿著切線I1-1I’所做的橫斷面示意圖，圖3D為圖3A沿著切線II1- HF所做的橫斷面示意圖，圖3E為圖3A沿著切線IV -1V’所做的橫斷面示意圖。
[0023]圖4A及圖4B繪示出圖3A中記憶單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)等動作的操作范例。
[0024]其中，附圖標記說明如下:
[0025]I 非易失性記憶單元
[0026]2 非易失性記憶單元
[0027]1a第一有源區(qū)域
[0028]1b第二有源區(qū)域
[0029]1c第三有源區(qū)域
[0030]1d第四有源區(qū)域
[0031]1e第五有源區(qū)域
[0032]1f第六有源區(qū)域
[0033]1g第七有源區(qū)域
[0034]11 絕緣區(qū)域
[0035]Ila第一中介絕緣區(qū)
[0036]Ilb第二中介絕緣區(qū)
[0037]Ilc第三中介絕緣區(qū)
[0038]Ild第四中介絕緣區(qū)
[0039]Ile第五中介絕緣區(qū)
[0040]Ilf第六中介絕緣區(qū)
[0041]20 選擇晶體管
[0042]30 浮動?xùn)艠O晶體管
[0043]40 第二選擇晶體管
[0044]100半導(dǎo)體基底
[0045]102 P 型區(qū)域
[0046]103第一 N型區(qū)域
[0047]103a重疊區(qū)域
[0048]104P型區(qū)域/P型井
[0049]105第二 N型區(qū)域
[0050]105a重疊區(qū)域
[0051]106P 型區(qū)域
[0052]202源極摻雜區(qū)
[0053]202a輕摻雜漏極區(qū)域
[0054]204漏極摻雜區(qū)
[0055]204a輕摻雜漏極區(qū)域
[0056]210溝道區(qū)
[0057]220選擇柵極
[0058]230柵極介電層
[0059]242側(cè)壁子
[0060]244襯墊層
[0061]310浮動?xùn)艠O溝道
[0062]320浮動?xùn)艠O
[0063]320a、320b、320c、320d 直線側(cè)邊
[0064]321延伸段
[0065]330浮動?xùn)艠O介電層
[0066]342側(cè)壁子
[0067]344襯墊層
[0068]402源極摻雜區(qū)
[0069]402a輕摻雜漏極區(qū)域
[0070]404漏極摻雜區(qū)
[0071]404a輕摻雜漏極區(qū)域
[0072]410溝道區(qū)
[0073]420柵極
[0074]430柵極介電層
[0075]442側(cè)壁子
[0076]444襯墊層
[0077]402’漏極摻雜區(qū)
[0078]404’源極摻雜區(qū)
[0079]502N 型井
[0080]502aN 型區(qū)域
[0081]502bN 型區(qū)域
[0082]503抹除柵極區(qū)域
[0083]505稱合柵極區(qū)域
[0084]510深 N 型井
[0085]510a深 N 型井
[0086]510b深 N 型井
[0087]602位線接觸摻雜區(qū)
[0088]603a重疊區(qū)域
[0089]605a重疊區(qū)域
[0090]607抹除柵極區(qū)域
[0091]607a重疊區(qū)域
[0092]702N 型井
[0093]NWN 型井
[0094]CL控制線
[0095]EL抹除線
[0096]BL位線
[0097]SG選擇柵極
[0098]SL源極線
[0099]WL字線
[0100]PL寫入線
[0101]Pffl(第一)P 型區(qū)域
[0102]PW2(第二)P 型區(qū)域
[0103]PW3P 型區(qū)域
[0104]VSS接地電壓
[0105]VBL位線電壓
[0106]VDD電壓源
[0107]VPP第二電壓源
[0108]VRD讀取電壓

【具體實施方式】
[0109]為使熟習(xí)本發(fā)明所屬【技術(shù)領(lǐng)域】的一般技術(shù)人員能更進一步了解本發(fā)明，下文中特別詳細說明本發(fā)明的構(gòu)成部件及所欲達成的功效。文中已揭示出足夠的細節(jié)使得所屬【技術(shù)領(lǐng)域】的一般技術(shù)人員得以具以實施。此外，一些本領(lǐng)域已熟知的對象結(jié)構(gòu)及操作流程將不再于文中贅述。當然，本發(fā)明中也可實行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結(jié)構(gòu)性、邏輯性及電性上的改變。
[0110]同樣地，下文中的優(yōu)選實施方式與附圖是僅供參考與說明之用，其并非用來對本發(fā)明加以限制，且為了清楚地呈現(xiàn)本發(fā)明，部分對象的尺寸在圖中已被放大。再者，各實施例中相同或相似的對象將以相同標號標記，以便更容易了解本發(fā)明。
[0111]圖1A至圖1C繪示出本發(fā)明一實施例中的非易失性記憶單元，圖中的非易失性記憶單元可以作為多次編程內(nèi)存。如圖1A所示，非易失性記憶單元I至少包括有三個在空間上互相隔開的有源區(qū)域，其沿著一第一方向(即參考坐標X軸)排成一列，分別是第一有源區(qū)域10a、第二有源區(qū)域10b，以及第三有源區(qū)域10c，其可通過一形成在半導(dǎo)體基底100主表面上的絕緣區(qū)域11來界定出這三個在空間上互相隔開的有源區(qū)域，例如，半導(dǎo)體基底100可以是P型摻雜硅基底。第二有源區(qū)域1b介于第一有源區(qū)域1a以及第三有源區(qū)域1c之間。前述的絕緣區(qū)域11可以是淺溝絕緣絕緣結(jié)構(gòu)，但不限于此。根據(jù)本發(fā)明實施例，前述的絕緣區(qū)域11可以是在制作邏輯電路內(nèi)的器件(例如金氧半導(dǎo)體晶體管器件)時同步進行制作，然而，閱者應(yīng)能理解在其它實施例中，前述的絕緣區(qū)域11的工藝也可以與邏輯電路區(qū)的絕緣結(jié)構(gòu)的工藝步驟分開，而另以其它步驟制作。如圖1A及圖1B所示，前述的絕緣區(qū)域11包括一第一中介絕緣區(qū)Ila介于第一有源區(qū)域1a與第二有源區(qū)域1b之間，以及一第二中介絕緣區(qū)Ilb介于第二有源區(qū)域1b與第三有源區(qū)域1c之間。
[0112]第一有源區(qū)域1a上形成有一選擇晶體管20。根據(jù)本發(fā)明實施例，前述的選擇晶體管20可以是NMOS晶體管，包括一源極摻雜區(qū)202位于一 P型區(qū)域102內(nèi)，源極摻雜區(qū)202耦合至一源極線SL、一漏極摻雜區(qū)204且在空間上與源極摻雜區(qū)202相隔開、一溝道區(qū)210靠近半導(dǎo)體基底100的主表面且介于源極摻雜區(qū)202與漏極摻雜區(qū)204之間、一選擇柵極(SG) 220位于溝道區(qū)210上方，以及一柵極介電層230介于選擇柵極220與溝道區(qū)210之間。在選擇柵極220的側(cè)壁上可形成有側(cè)壁子242，例如氮化硅側(cè)壁子。在側(cè)壁子242與選擇柵極220之間可以形成一襯墊層244，例如硅氧襯墊層。此外，在P型區(qū)域102內(nèi)側(cè)壁子242的正下方可以另形成有輕摻雜漏極(LDD)區(qū)域202a及204a。如圖1A所示，呈直線狀的選擇柵極沿著一第二方向(即參考坐標y軸)延伸。
[0113]仍參閱圖1A及圖1B，在第二有源區(qū)域1b上形成有一浮動?xùn)艠O晶體管30。浮動?xùn)艠O晶體管30是通過前述的漏極摻雜區(qū)204與選擇晶體管20耦合。換句話說，前述的漏極摻雜區(qū)204是由浮動?xùn)艠O晶體管30與選擇晶體管20所共享，構(gòu)成兩串接的晶體管，在此例中為兩串接的NMOS晶體管。浮動?xùn)艠O晶體管30包括有一浮動?xùn)艠O(FG) 320位于第二有源區(qū)域1b上。同樣的，在浮動?xùn)艠O320的側(cè)壁上可以形成有側(cè)壁子342以及襯墊層344。本發(fā)明實施例的主要技術(shù)特征在于:浮動?xùn)艠O320的側(cè)壁以及側(cè)壁子342是直接位于絕緣區(qū)域11的上方，且前述的側(cè)壁以及側(cè)壁子342均不與前述任一有源區(qū)域重疊(當從上往下看)。換句話說，浮動?xùn)艠O320的整個周緣是直接落在絕緣區(qū)域11上，通過此結(jié)構(gòu)特征，數(shù)據(jù)保存特性及浮動?xùn)艠O320漏電流情形可以受到明顯改善。
[0114]第三有源區(qū)域1c上形成有一第二選擇晶體管40，可用于寫入操作。前述的第二選擇晶體管40可以是NMOS晶體管，其包括有一源極摻雜區(qū)402位于一 P型區(qū)域106內(nèi)、一漏極摻雜區(qū)404耦接至一位線BL并在空間上與源極摻雜區(qū)402相隔開、一溝道區(qū)410靠近半導(dǎo)體基底100的主表面且介于源極摻雜區(qū)402與漏極摻雜區(qū)404之間、一柵極420位于溝道區(qū)410上方，以及一柵極介電層430介于柵極420與溝道區(qū)410之間。在柵極420的側(cè)壁上可以形成有側(cè)壁子442，例如氮化硅側(cè)壁子。在側(cè)壁子442與柵極420之間可以形成一襯墊層444，例如硅氧襯墊層。此外，在P型區(qū)域106內(nèi)側(cè)壁子442的正下方可以另形成有輕摻雜漏極(LDD)區(qū)域402a及404a。呈直線狀的柵極420沿著第二方向(即參考坐標y軸)延伸。晶體管40通過源極摻雜區(qū)402與浮動?xùn)艠O晶體管30串接，如此構(gòu)成在同一列上串接的三個晶體管20、30、40。
[0115]如圖1B所示，在半導(dǎo)體基底100中形成有一第一 N型區(qū)域103，使第一 N型區(qū)域103包圍涵蓋前述的第一中介絕緣區(qū)11a。前述的浮動?xùn)艠O晶體管30通過第一 N型區(qū)域103耦接至選擇晶體管20的漏極摻雜區(qū)204，其中第一 N型區(qū)域103在第二有源區(qū)域1b與浮動?xùn)艠O320中有部分重疊，而在第一有源區(qū)域1a與漏極摻雜區(qū)204有部分重疊。圖中前述的第一 N型區(qū)域103與浮動?xùn)艠O320的重疊區(qū)域以區(qū)域103a來表示。同樣地，半導(dǎo)體基底100中形成有一第二 N型區(qū)域105，使第二 N型區(qū)域105包圍涵蓋前述的第二中介絕緣區(qū)lib。前述的浮動?xùn)艠O晶體管30通過第二 N型區(qū)域105耦接至第三有源區(qū)域1c內(nèi)的源極摻雜區(qū)402，其中第二 N型區(qū)域105在第二有源區(qū)域1b與浮動?xùn)艠O320有部分重疊，而在第三有源區(qū)域1c與源極摻雜區(qū)402有部分重疊。圖中前述的第二 N型區(qū)域105與浮動?xùn)艠O320的重疊區(qū)域以區(qū)域105a來表示。區(qū)域103a與區(qū)域105a之間設(shè)有一 P型區(qū)域或P型井(PW) 104，其直接位于浮動?xùn)艠O320下方。在P型區(qū)域104中，重疊區(qū)域103a與重疊區(qū)域105a之間界定有一浮動?xùn)艠O溝道310。半導(dǎo)體基底100的主表面與前述的浮動?xùn)艠O320之間設(shè)有一浮動?xùn)艠O介電層330。重疊區(qū)域103a與重疊區(qū)域105a作為浮動?xùn)艠O晶體管30的漏極/源極區(qū)域，其可以是N/P型離子井結(jié)構(gòu)，且可在浮動?xùn)艠O320形成前的井離子注入工藝步驟中完成。
[0116]如圖1A及圖1C所示，記憶單元I可另包括有一第四有源區(qū)域1d以及一第五有源區(qū)域10e。第二有源區(qū)域10b、第四有源區(qū)域1d以及第五有源區(qū)域1e是沿著前述的第二方向(即參考坐標y軸)排成一行。根據(jù)本發(fā)明實施例，前述的絕緣區(qū)域11另包括有一第三中介絕緣區(qū)Ilc介于第二有源區(qū)域1b與第四有源區(qū)域1d之間，以及一第四中介絕緣區(qū)Ild介于第四有源區(qū)域1d與第五有源區(qū)域1e之間。
[0117]前述的浮動?xùn)艠O320包括一延伸段321，其沿著前述的第二方向延伸并完全覆蓋住下方的第四有源區(qū)域1d以及第五有源區(qū)域10e，當從上往下看時，浮動?xùn)艠O320的側(cè)壁及側(cè)壁子342不會與下方任一有源區(qū)域重疊。前述浮動?xùn)艠O320的延伸段321電容耦合至一耦合柵極區(qū)域505，其包括一 P型區(qū)域PW2，以及一抹除柵極區(qū)域503，其由包括一 P型區(qū)域PWl的第五有源區(qū)域1e所界定。前述的P型區(qū)域PW2與第四有源區(qū)域1d部分重疊，前述的P型區(qū)域PWl與第五有源區(qū)域1e部分重疊。第四有源區(qū)域1d與第五有源區(qū)域1e均與一 N型井502部分重疊，其中前述的N型井502與P型區(qū)域PWl、PW2相連。前述的第四有源區(qū)域10d、第五有源區(qū)域10e、抹除柵極區(qū)域503以及耦合柵極區(qū)域505可形成在一深N型井(DNW) 510內(nèi)，或是直接形成在一 N型埋入層(NBL)區(qū)域中。深N型井510的作用是將半導(dǎo)體基底100與P型區(qū)域PWl、PW2隔離。根據(jù)本發(fā)明實施例，耦合柵極區(qū)域505的表面積可以大于抹除柵極區(qū)域503的表面積。
[0118]在另一實施例中，抹除柵極區(qū)域503的位置與耦合柵極區(qū)域505的位置可以互相對調(diào)。舉例來說，抹除柵極區(qū)域503可以位于第四有源區(qū)域1d內(nèi)，而耦合柵極區(qū)域505可以位于第五有源區(qū)域1e內(nèi)。此外，在其它實施例中，抹除柵極區(qū)域503與耦合柵極區(qū)域505也可以形成在不同的深N型井內(nèi)。同樣的，第四有源區(qū)域1d與第五有源區(qū)域1e可以分別被兩個在空間上相隔開的深N型井所包圍。當然，在其它實施例中，在前述的延伸段321下方也可以設(shè)計有超過兩個的耦合柵極、抹除柵極，以及深N型井。
[0119]舉例來說，前述的浮動?xùn)艠O320可以具有一矩形輪廓，且具有四個直線側(cè)邊320a、320b、320c、320d，但應(yīng)理解圖中所示的浮動?xùn)艠O320的形狀僅為一例示。側(cè)壁子342及襯墊層344是沿著前述的四個直線側(cè)邊320a、320b、320c、320d形成的。根據(jù)本發(fā)明實施例，浮動?xùn)艠O320會與下方的第二有源區(qū)域10b、第四有源區(qū)域1d及第五有源區(qū)域1e完全重疊，而與第一中介絕緣區(qū)11a、第二中介絕緣區(qū)Ilb部分重疊。當從上往下看時，前述的四個直線側(cè)邊320a、320b、320c、320d與側(cè)壁子342不會與任一有源區(qū)域重疊。例如，浮動?xùn)艠O320的兩相對側(cè)邊320a及320b分別直接位于第一中介絕緣區(qū)Ila及第二中介絕緣區(qū)Ilb上。浮動?xùn)艠O320與第一中介絕緣區(qū)Ila及第二中介絕緣區(qū)Ilb的重疊區(qū)域大小可視需要調(diào)整并優(yōu)化。
[0120]圖2A及圖2B繪示出圖1A中記憶單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)等動作的操作范例。如圖2A及圖2B所示，進行寫入操作時，基底(PSub) 100、選擇柵極(SG) 220、耦合至源極摻雜區(qū)202的源極線(SL)、以及耦合至漏極摻雜區(qū)404的位線(BL)均提供一接地電壓VSS。字線(WL) 420提供一電壓源VDD。耦合至P型區(qū)域PW2的控制線(CL)與耦合至P型區(qū)域PWl、深N型井DNW的抹除線(EL)則提供一第二電壓源VPP。
[0121]進行抹除操作時，基底(PSub) 100、選擇柵極(SG) 220、耦合至源極摻雜區(qū)202的源極線(SL)、以及耦合至漏極摻雜區(qū)404的位線(BL)均提供一接地電壓VSS。字線(WL) 420提供一電壓源VDD。耦合至P型區(qū)域PW2的控制線(CL)提供一接地電壓VSS。耦合至P型區(qū)域PWld^ N型井DNW的抹除線(EL)則提供一第二電壓源VPP。
[0122]進行讀取操作時，基底(PSub) 100、耦合至源極摻雜區(qū)202的源極線(SL)提供一接地電壓VSS。耦合至漏極摻雜區(qū)404的位線(BL)提供一位線電壓VBL。選擇柵極220及字線(WL) 420提供一電壓源VDD。耦合至P型區(qū)域PW2的控制線(CL)與耦合至P型區(qū)域PWl、深N型井DNW的抹除線(EL)則提供一讀取電壓VRD。
[0123]圖2B列出了用于圖1A的記憶單元的偏壓條件。其中需注意的是，第二電壓源VPP大于電壓源VDD、位線電壓VBL，以及讀取電壓VRD。
[0124]數(shù)據(jù)存取路徑包括兩個選擇晶體管(20/40)，其作為一電荷感應(yīng)晶體管，經(jīng)由類N/P井阻(103/105)或橫向擴散MOS (LDMOS)結(jié)構(gòu)電連接于浮動?xùn)艠O320 —側(cè)。
[0125]圖3A至圖3E為依據(jù)本發(fā)明另一實施例所繪示的單層多晶硅非易失性記憶單元的各橫斷面示意圖，其中相同的部位、層或區(qū)域仍沿用相同符號表示。圖中所示的非易失性記憶單元可以作為多次編程(MTP)內(nèi)存。同樣地，如圖3A所示，非易失性記憶單元2至少包括有三個在空間上互相隔開的有源區(qū)域，其沿著一第一方向(即參考坐標X軸)排成一列，分別是第一有源區(qū)域10a、第二有源區(qū)域10b，以及第三有源區(qū)域10c，其可通過一形成在半導(dǎo)體基底100主表面上的絕緣區(qū)域11來界定出這三個在空間上互相隔開的有源區(qū)域，例如，半導(dǎo)體基底100可以是P型摻雜硅基底。第二有源區(qū)域1b介于第一有源區(qū)域1a以及第三有源區(qū)域1c之間。前述的絕緣區(qū)域11可以是淺溝絕緣絕緣結(jié)構(gòu)，但不限于此。根據(jù)本發(fā)明實施例，前述的絕緣區(qū)域11可以是在制作邏輯電路內(nèi)的器件(例如金氧半導(dǎo)體晶體管器件)時同步進行制作，然而，閱者應(yīng)能理解在其它實施例中，前述的絕緣區(qū)域11的工藝步驟也可以與邏輯電路區(qū)的絕緣結(jié)構(gòu)的工藝分開，而另以其它步驟制作。
[0126]如圖3A及圖3B所示，根據(jù)本發(fā)明實施例，前述的絕緣區(qū)域11包括一第一中介絕緣區(qū)Ila介于第一有源區(qū)域1a與第二有源區(qū)域1b之間，以及一第二中介絕緣區(qū)Ilb介于第二有源區(qū)域1b與第三有源區(qū)域1c之間。第一有源區(qū)域10a、第二有源區(qū)域10b，以及第三有源區(qū)域1c可以位于一 N型區(qū)域(NW) 502a中。在N型區(qū)域502a下方的半導(dǎo)體基底100中可提供有一深N型井510a。
[0127]第一有源區(qū)域1a上形成有一選擇晶體管20。根據(jù)本發(fā)明實施例，前述的選擇晶體管20可以是PMOS晶體管，包括一源極摻雜區(qū)202，耦合至一源極線SL、一漏極摻雜區(qū)204在空間上與源極摻雜區(qū)202相隔開、一溝道區(qū)210靠近半導(dǎo)體基底100的主表面且介于源極摻雜區(qū)202與漏極摻雜區(qū)204之間、一選擇柵極220位于溝道區(qū)210上方，以及一柵極介電層230介于選擇柵極220與溝道區(qū)210之間。選擇柵極220的側(cè)壁上可形成有側(cè)壁子242，例如氮化硅側(cè)壁子。在側(cè)壁子242與選擇柵極220之間可以形成一襯墊層244，例如硅氧襯墊層。此外，N型區(qū)域502a內(nèi)的側(cè)壁子242正下方可另形成有輕摻雜漏極(LDD)區(qū)域202a 及 204a。
[0128]仍參閱圖3A及圖3B，第二有源區(qū)域1b上形成有一浮動?xùn)艠O晶體管30。浮動?xùn)艠O晶體管30是通過前述的漏極摻雜區(qū)204與選擇晶體管20耦合。換句話說，前述的漏極摻雜區(qū)204是由浮動?xùn)艠O晶體管30與選擇晶體管20所共享，進而構(gòu)成兩串接的晶體管，在此例中為兩串接的PMOS晶體管。浮動?xùn)艠O晶體管30包括有一浮動?xùn)艠O320位于第二有源區(qū)域1b上。同樣的，浮動?xùn)艠O320的側(cè)壁上可以形成有側(cè)壁子342以及襯墊層344。本發(fā)明實施例的主要技術(shù)特征在于:浮動?xùn)艠O320的側(cè)壁以及側(cè)壁子342直接位于絕緣區(qū)域11的上方，且前述的側(cè)壁以及側(cè)壁子342均不與前述任一有源區(qū)域重疊(當從上往下看)。換句話說，浮動?xùn)艠O320的整個周緣是直接落在絕緣區(qū)域11上，通過此結(jié)構(gòu)特征，數(shù)據(jù)保存特性及浮動?xùn)艠O320漏電流情形可以受到明顯的改善。第三有源區(qū)域1c上設(shè)有一位線接觸摻雜區(qū)602，例如P+摻雜區(qū)。位線接觸摻雜區(qū)602耦合至一位線(BL)。
[0129]如圖3B所示，深N型井510a內(nèi)形成有一第一 P型區(qū)域PWl，使得第一 P型區(qū)域PWl包圍并涵蓋前述的第一中介絕緣區(qū)11a。前述的浮動?xùn)艠O晶體管30是包括第一 P型區(qū)域PU耦接至選擇晶體管20的漏極摻雜區(qū)204，其中第一 P型區(qū)域PWl在第二有源區(qū)域1b與浮動?xùn)艠O320中有部分重疊，而在第一有源區(qū)域1a與漏極摻雜區(qū)204有部分重疊。在圖中前述的第一 P型區(qū)域PWl與浮動?xùn)艠O320的重疊區(qū)域是以區(qū)域603a來表示。同樣地，深N型井510a內(nèi)形成有一第二 P型區(qū)域PW2，使得第二 P型區(qū)域PW2包圍并涵蓋前述的第二中介絕緣區(qū)Ilb以及第三有源區(qū)域10c。前述的浮動?xùn)艠O晶體管30包括第二 P型區(qū)域PW2耦接至第三有源區(qū)域1c內(nèi)的位線接觸摻雜區(qū)602，其中第二 P型區(qū)域PW2在第二有源區(qū)域1b與浮動?xùn)艠O320有部分重疊，而在第三有源區(qū)域1c與位線接觸摻雜區(qū)602有部分重疊。在圖中前述的第二 P型區(qū)域PW2與浮動?xùn)艠O320的重疊區(qū)域是以區(qū)域605a來表示。重疊區(qū)域603a與重疊區(qū)域605a之間界定有一浮動?xùn)艠O溝道310。在半導(dǎo)體基底100的主表面與前述的浮動?xùn)艠O320之間設(shè)有一浮動?xùn)艠O介電層330。重疊區(qū)域603a與重疊區(qū)域605a是作為浮動?xùn)艠O晶體管30的漏極/源極區(qū)域，其可以是N/P型離子井結(jié)構(gòu)，且可以在浮動?xùn)艠O320形成前的井離子注入工藝步驟中完成。
[0130]前述的記憶單元2可另包括有一第四有源區(qū)域1d以及一第五有源區(qū)域10e。第二有源區(qū)域10b、第四有源區(qū)域1d以及第五有源區(qū)域1e沿著前述的第二方向(即參考坐標y軸)排成一行。根據(jù)本發(fā)明實施例，前述的絕緣區(qū)域11另包括有一第三中介絕緣區(qū)Ilc介于第二有源區(qū)域1b與第四有源區(qū)域1d之間，以及一第四中介絕緣區(qū)Ild介于第四有源區(qū)域1d與第五有源區(qū)域1e之間。靠近第四有源區(qū)域1d處并列有一第六有源區(qū)域1f0靠近第五有源區(qū)域1e處并列有一第七有源區(qū)域10g。根據(jù)本發(fā)明實施例，前述的絕緣區(qū)域11另包括有一第五中介絕緣區(qū)lie介于第四有源區(qū)域1d與第六有源區(qū)域1f之間，以及一第六中介絕緣區(qū)Ilf介于第五有源區(qū)域1e與第七有源區(qū)域1g之間。
[0131]同樣的，前述的浮動?xùn)艠O320可包括一延伸段321沿著前述的第二方向延伸并完全覆蓋住下方的第四有源區(qū)域1d以及第五有源區(qū)域10e。當從上往下看時，浮動?xùn)艠O320的側(cè)壁及側(cè)壁子342不會與下方任一有源區(qū)域重疊。前述浮動?xùn)艠O320的延伸段321電容耦合至一抹除柵極區(qū)域607，其中包括一 P型區(qū)域PW3。前述的P型區(qū)域PW2與第四有源區(qū)域1d部分重疊，前述的P型區(qū)域PW3設(shè)于一 N型區(qū)域(NW) 502b。在半導(dǎo)體基底100內(nèi)可提供一深N型井510b位于N型區(qū)域502b下方。深N型井510b在空間上與深N型井510a相隔開。前述的P型區(qū)域PW3與第五有源區(qū)域1e有部分重疊并與第七有源區(qū)域1g部分重疊。前述的P型區(qū)域PW3包圍第六中介絕緣區(qū)Ilf。前述的浮動?xùn)艠O320延伸段321與P型區(qū)域PW3的重疊區(qū)域在圖中以區(qū)域607a表示。第七有源區(qū)域1g耦合至一抹除線(EL)。
[0132]請參閱圖3E及圖3A，第六有源區(qū)域1f上形成有一第二選擇晶體管40，其可用于寫入操作。前述的第二選擇晶體管40可以是NMOS晶體管，包括有一漏極摻雜區(qū)402’位于基底100中、一源極摻雜區(qū)404’耦接至一寫入線PL并在空間上與漏極摻雜區(qū)402’相隔開、一溝道區(qū)靠近半導(dǎo)體基底100的主表面且介于漏極摻雜區(qū)402’與源極摻雜區(qū)404’之間、一柵極420 (耦接至一字線)位于溝道區(qū)上方。呈直線狀的柵極420沿著第二方向(即圖3A中的參考坐標y軸)延伸。第二選擇晶體管40通過漏極摻雜區(qū)402’、與漏極摻雜區(qū)402’部分重疊的N型井702與浮動?xùn)艠O晶體管30串接。如圖3E所示，漏極摻雜區(qū)402’耦接至N型井702。
[0133]如圖3A所示，非易失性記憶單元2呈三列組態(tài)，其中第一、第二、第三有源區(qū)域(包括浮動?xùn)艠O晶體管30及選擇晶體管20)位于第一列，主要用于讀取操作，第四、第六有源區(qū)域(包括晶體管40)位于第二列，主要用于寫入操作，而第五、第七有源區(qū)域在第三列，主要用于抹除操作。
[0134]圖4A及圖4B繪示出圖3A中記憶單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)等動作的操作范例。如圖4A及圖4B所示，寫入操作時，基底(PSub) 100及寫入線(PL)耦合至一接地電壓VSS。源極線(SL)以及抹除線(EL)均耦合至一第二電壓源VPP。位線(BL)浮置。選擇柵極(SG) 220及字線(WL) 420提供一電壓源VDD。
[0135]進行抹除操作時，字線(WL)420提供電壓VDD。抹除線(EL)提供一第二電壓源VPPo其它端點均耦接至接地電壓VSS。
[0136]進行讀取操作時，字線(WL)420提供電壓源VDD。抹除線(EL)及寫入線(PL)提供一讀取電壓VRD。位線(BL)提供一位線電壓VBL。其它端點均耦接至接地電壓VSS。
[0137]圖4B列出了用于圖3A中記憶單元的偏壓條件。其中需注意的是，第二電壓源VPP大于電壓源VDD、位線電壓VBL，以及讀取電壓VRD。
[0138]數(shù)據(jù)存取路徑包括選擇晶體管20，其作為一電荷感應(yīng)晶體管，經(jīng)由類N/P井阻(PWl)結(jié)構(gòu)或橫向擴散MOS (LDMOS)結(jié)構(gòu)電連接于浮動?xùn)艠O320的一側(cè)。本發(fā)明另一特征在于浮動?xùn)艠O晶體管的源極/漏極區(qū)域，即重疊區(qū)域(103a/105a或605a/603a)可以是類N/P井結(jié)構(gòu)，其可以在浮動?xùn)艠O形成之前完成制作。
[0139]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種非易失性存儲器結(jié)構(gòu)，其特征在于，包括: 一第一導(dǎo)電型半導(dǎo)體基底，其上具有一第一有源區(qū)域、一第二有源區(qū)域以及一第三有源區(qū)域，所述第一有源區(qū)域、所述第二有源區(qū)域和第三有源區(qū)域沿著一第一方向排成一列并通過一絕緣區(qū)域互相隔開，其中所述絕緣區(qū)域包括一第一中介絕緣區(qū)和第二中介絕緣區(qū)，所述第一中介絕緣區(qū)介于所述第一有源區(qū)域與所述第二有源區(qū)域之間，所述第二中介絕緣區(qū)介于所述第二有源區(qū)域與所述第三有源區(qū)域之間； 一第一選擇晶體管，位于所述第一有源區(qū)域上并具有一選擇柵極沿著一第二方向延伸； 一浮動?xùn)艠O晶體管，位于所述第二有源區(qū)域上，其中所述浮動?xùn)艠O晶體管與所述第一選擇晶體管耦接，且所述浮動?xùn)艠O晶體管包括一浮動?xùn)艠O，所述浮動?xùn)艠O與下方的所述第二有源區(qū)域完全重疊并與所述第一中介絕緣區(qū)及第二中介絕緣區(qū)部分重疊；以及 一第二選擇晶體管，位于所述第三有源區(qū)域上并與所述浮動?xùn)艠O晶體管耦接，其中所述第二選擇晶體管具有一字線沿著所述第二方向延伸。
2.根據(jù)權(quán)利要求1所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第一選擇晶體管包括一第二導(dǎo)電型源極摻雜區(qū)耦合至一源極線、一漏極摻雜區(qū)與所述源極摻雜區(qū)相隔開、一溝道區(qū)介于所述源極摻雜區(qū)與所述漏極摻雜區(qū)之間、所述選擇柵極位于所述溝道區(qū)上方，以及一柵極介電層介于所述選擇柵極與所述溝道區(qū)之間，其中所述浮動?xùn)艠O晶體管通過所述漏極摻雜區(qū)與所述第一選擇晶體管耦接。
3.根據(jù)權(quán)利要求1所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述浮動?xùn)艠O的整個周緣直接落在所述絕緣區(qū)域上。
4.根據(jù)權(quán)利要求1所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第一方向垂直所述第二方向。
5.根據(jù)權(quán)利要求2所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述半導(dǎo)體基底中另包括一第一井區(qū)域以及一第二井區(qū)域，所述第一井區(qū)域具有所述第一導(dǎo)電型并包圍涵蓋所述第一中介絕緣區(qū)，所述第二井區(qū)域具有所述第二導(dǎo)電型并包圍涵蓋所述第二中介絕緣區(qū)，所述浮動?xùn)艠O晶體管經(jīng)由所述第一井區(qū)域而與所述第一選擇晶體管的所述漏極摻雜區(qū)耦合，其中所述第一井區(qū)域在所述第二有源區(qū)域中與所述浮動?xùn)艠O有部分重疊，而在所述第一有源區(qū)域與所述漏極摻雜區(qū)有部分重疊。
6.根據(jù)權(quán)利要求5所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述浮動?xùn)艠O晶體管通過所述第二井區(qū)域耦接至所述第三有源區(qū)域內(nèi)的所述第二選擇晶體管的所述源極摻雜區(qū)，其中所述第二井區(qū)域在所述第二有源區(qū)域中與所述浮動?xùn)艠O有部分重疊，而在所述第三有源區(qū)域中與所述源極摻雜區(qū)有部分重疊。
7.根據(jù)權(quán)利要求6所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第二導(dǎo)電型的所述第一井區(qū)域以及所述第二導(dǎo)電型的所述第二井區(qū)域分別做為所述浮動?xùn)艠O晶體管的漏極區(qū)域與源極區(qū)域。
8.根據(jù)權(quán)利要求7所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第一井區(qū)域以及所述第二井區(qū)域是離子井結(jié)構(gòu)，所述離子井結(jié)構(gòu)是在所述浮動?xùn)艠O形成前的井離子注入工藝步驟中完成。
9.根據(jù)權(quán)利要求6所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第二選擇晶體管另包括一漏極摻雜區(qū)耦接至一位線。
10.根據(jù)權(quán)利要求1所述的非易失性存儲器結(jié)構(gòu)，其特征在于，另包括: 一第四有源區(qū)域以及一第五有源區(qū)域，其中所述第二有源區(qū)域、所述第四有源區(qū)域以及所述第五有源區(qū)域沿著所述第二方向排成一行；以及 一所述浮動?xùn)艠O的延伸段，沿著所述第二方向延伸并完全覆蓋住下方的所述第四有源區(qū)域以及所述第五有源區(qū)域。
11.根據(jù)權(quán)利要求10所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述浮動?xùn)艠O的所述延伸段電容耦合至一耦合柵極區(qū)域，所述耦合柵極區(qū)域與所述第四有源區(qū)域重疊，所述浮動?xùn)艠O的所述延伸段并電容耦合至一抹除柵極區(qū)域，所述抹除柵極區(qū)域與所述第五有源區(qū)域重疊。
12.根據(jù)權(quán)利要求10所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第四有源區(qū)域及所述第五有源區(qū)域均被單一離子井區(qū)域所包圍涵蓋，其中所述離子井區(qū)域的導(dǎo)電型與所述半導(dǎo)體基底相反。
13.根據(jù)權(quán)利要求10所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第四有源區(qū)域及所述第五有源區(qū)域分別被兩個相隔開的離子井區(qū)域所包圍涵蓋，其中所述兩個相隔開的離子井區(qū)域的導(dǎo)電型均與所述半導(dǎo)體基底相反。
14.根據(jù)權(quán)利要求11所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述耦合柵極區(qū)域是由所述第四有源區(qū)域界定出來，其與一第一導(dǎo)電型的第三井區(qū)域及一第二導(dǎo)電型的第五井區(qū)域部分重疊，而所述抹除柵極區(qū)域是由所述第五有源區(qū)域界定出來，其與一第一導(dǎo)電型的第四井區(qū)域及所述第二導(dǎo)電型的所述第五井區(qū)域部分重疊。
15.—種非易失性存儲器結(jié)構(gòu),其特征在于,包括: 一第一導(dǎo)電型半導(dǎo)體基底，其上具有一第一有源區(qū)域、一第二有源區(qū)域、一第三有源區(qū)域、一第四有源區(qū)域以及一第五有源區(qū)域，其中所述第一有源區(qū)域、第二有源區(qū)域及第三有源區(qū)域沿著一第一方向排成一列，所述第二有源區(qū)域、第四有源區(qū)域及第五有源區(qū)域沿著一第二方向排成一行，其中所述第一有源區(qū)域、第二有源區(qū)域及第三有源區(qū)域通過一絕緣區(qū)域互相隔開，所述絕緣區(qū)域包括一第一中介絕緣區(qū)、一第二中介絕緣區(qū)、一第三中介絕緣區(qū)以及一第四中介絕緣區(qū)，所述第一中介絕緣區(qū)介于所述第一有源區(qū)域與所述第二有源區(qū)域之間、所述第二中介絕緣區(qū)介于所述第二有源區(qū)域與所述第三有源區(qū)域之間、所述第三中介絕緣區(qū)介于所述第二有源區(qū)域與所述第四有源區(qū)域之間，所述第四中介絕緣區(qū)介于所述第四有源區(qū)域與所述第五有源區(qū)域之間； 一第一選擇晶體管，位于所述第一有源區(qū)域上并具有一選擇柵極沿著一第二方向延伸； 一浮動?xùn)艠O晶體管，位于所述第二有源區(qū)域上，其中所述浮動?xùn)艠O晶體管與所述第一選擇晶體管耦接，且所述浮動?xùn)艠O晶體管包括一浮動?xùn)艠O，所述浮動?xùn)艠O與下方的所述第二有源區(qū)域、第四有源區(qū)域、第五有源區(qū)域、所述第三中介絕緣區(qū)以及第四中介絕緣區(qū)完全重疊，并與所述第一中介絕緣區(qū)以及第二中介絕緣區(qū)部分重疊； 一第六有源區(qū)域，其與所述第四有源區(qū)域并列，其中所述第六有源區(qū)域與所述浮動?xùn)艠O無重疊；以及 一第二選擇晶體管，位于所述第六有源區(qū)域上，并耦合至一字線，其中所述浮動?xùn)艠O晶體管另包括一重摻雜區(qū)域，所述重摻雜區(qū)域具有所述第一導(dǎo)電型并設(shè)于所述第三有源區(qū)域且耦合至一位線。
16.根據(jù)權(quán)利要求15所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第一選擇晶體管包括一第一導(dǎo)電型源極摻雜區(qū)耦合至一源極線、一第一導(dǎo)電型漏極摻雜區(qū)與所述源極摻雜區(qū)相隔開、一溝道區(qū)介于所述源極摻雜區(qū)與所述漏極摻雜區(qū)之間、所述選擇柵極位于所述溝道區(qū)上方，以及一柵極介電層介于所述選擇柵極與所述溝道區(qū)之間，其中所述浮動?xùn)艠O晶體管通過所述漏極摻雜區(qū)與所述第一選擇晶體管耦接。
17.根據(jù)權(quán)利要求15所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第二選擇柵極晶體管包括有一第二導(dǎo)電型源極摻雜區(qū)耦接至一寫入線、一第二導(dǎo)電型漏極摻雜區(qū)與一和所述第四有源區(qū)域重疊的一第二導(dǎo)電型井區(qū)域耦合、一溝道區(qū)介于所述漏極摻雜區(qū)與所述源極摻雜區(qū)之間、一選擇柵極位于所述溝道區(qū)上方，以及一柵極介電層介于所述選擇柵極與所述所述溝道區(qū)之間。
18.根據(jù)權(quán)利要求17所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述浮動?xùn)艠O的整個周緣直接落在所述絕緣區(qū)域上。
19.根據(jù)權(quán)利要求16所述的非易失性存儲器結(jié)構(gòu)，其特征在于，另包括: 一第七有源區(qū)域，與所述第五有源區(qū)域并列；以及 一抹除柵極區(qū)域，電容耦合至一所述浮動?xùn)艠O的延伸段。
20.根據(jù)權(quán)利要求19所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述半導(dǎo)體基底中另包括一第一井區(qū)域，所述第一井區(qū)域具有所述第一導(dǎo)電型并包圍涵蓋所述第一中介絕緣區(qū)，以及一第二井區(qū)域，所述第二井區(qū)域具有所述第一導(dǎo)電型并包圍涵蓋所述第二中介絕緣區(qū)。
21.根據(jù)權(quán)利要求20所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述抹除柵極區(qū)域是由所述第五有源區(qū)域界定出來且與一第一導(dǎo)電型的第三井區(qū)域及所述第二導(dǎo)電型的一第四井區(qū)域部分重疊。
22.根據(jù)權(quán)利要求21所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述抹除柵極區(qū)域經(jīng)由一與所述第七有源區(qū)域部分重疊的所述第一導(dǎo)電型的第三井區(qū)域而耦合至一抹除線。
23.根據(jù)權(quán)利要求15所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述浮動?xùn)艠O晶體管的源極/漏極區(qū)域包括一類井結(jié)構(gòu)，所述類井結(jié)構(gòu)形成于所述浮動?xùn)艠O之前。
24.根據(jù)權(quán)利要求19所述的非易失性存儲器結(jié)構(gòu)，其特征在于，所述第一有源區(qū)域、第二有源區(qū)域以及第三有源區(qū)域被一第一離子井區(qū)域所包圍涵蓋，所述第一離子井區(qū)域具有所述第二導(dǎo)電型，所述第五有源區(qū)域以及第七有源區(qū)域被一第二離子井區(qū)域所包圍涵蓋，所述第二離子井區(qū)域具有所述第二導(dǎo)電型。
25.一種非易失性存儲器結(jié)構(gòu)，其特征在于，包括: 一第一導(dǎo)電型半導(dǎo)體基底，其上包括有一第一有源區(qū)域、一第二有源區(qū)域、一第三有源區(qū)域、一第四有源區(qū)域以及一第五有源區(qū)域，其中所述第一有源區(qū)域、第二有源區(qū)域以及第三有源區(qū)域沿著一第一方向排成一列，所述第二有源區(qū)域、第四有源區(qū)域以及第五有源區(qū)域沿著一第二方向排成一行，其中所述第一有源區(qū)域、第二有源區(qū)域以及第三有源區(qū)域通過一絕緣區(qū)域互相隔開，所述絕緣區(qū)域包括一第一中介絕緣區(qū)、一第二中介絕緣區(qū)、一第三中介絕緣區(qū)以及一第四中介絕緣區(qū)，其中:所述第一中介絕緣區(qū)介于所述第一有源區(qū)域與所述第二有源區(qū)域之間、所述第二中介絕緣區(qū)介于所述第二有源區(qū)域與所述第三有源區(qū)域之間、所述第三中介絕緣區(qū)介于所述第二有源區(qū)域與所述第四有源區(qū)域之間，所述第四中介絕緣區(qū)介于所述第四有源區(qū)域與所述第五有源區(qū)域之間； 一浮動?xùn)艠O晶體管，位于所述第二有源區(qū)域上，其中所述浮動?xùn)艠O晶體管包括有一浮動?xùn)艠O以及一類井結(jié)構(gòu)，所述浮動?xùn)艠O與下方的所述第二有源區(qū)域完全重疊，所述類井結(jié)構(gòu)作為所述浮動?xùn)艠O晶體管的源極/漏極，其中所述浮動?xùn)艠O包括一延伸段，所述延伸段完全覆蓋住下方的所述第四有源區(qū)域以及所述第五有源區(qū)域； 一耦合柵極區(qū)域，位于所述半導(dǎo)體基底中，所述耦合柵極區(qū)域與所述第四有源區(qū)域重疊并電容耦合至所述延伸段；以及 一抹除柵極區(qū)域，位于所述半導(dǎo)體基底中，所述抹除柵極區(qū)域與所述第五有源區(qū)域重疊并電容耦合至所述延伸段，其中所述浮動?xùn)艠O的整個周緣直接落在所述絕緣區(qū)域上。
26.根據(jù)權(quán)利要求25所述的非易失性存儲器結(jié)構(gòu)，其特征在于，另包括: 一第一選擇晶體管，設(shè)于所述第一有源區(qū)域上，其中所述第一選擇柵極晶體管包括有一選擇柵極，其中所述浮動?xùn)艠O晶體管系與所述第一選擇晶體管耦接。
27.根據(jù)權(quán)利要求26所述的非易失性存儲器結(jié)構(gòu)，其特征在于，另包括: 一第六有源區(qū)域，與所述第四有源區(qū)域并列，其中所述第六有源區(qū)域不與所述第六有源區(qū)域重疊；以及 一第二選擇晶體管，設(shè)于所述第六有源區(qū)域上并耦合至一字線。
28.根據(jù)權(quán)利要求26所述的非易失性存儲器結(jié)構(gòu)，其特征在于，另包括: 一第二選擇晶體管，與所述浮動?xùn)艠O晶體管耦接并設(shè)于所述第三有源區(qū)域上，其中所述第二選擇晶體管包括有一選擇柵極。
【文檔編號】H01L29/06GK104241293SQ201410198085
【公開日】2014年12月24日 申請日期:2014年5月10日 優(yōu)先權(quán)日:2013年6月7日
【發(fā)明者】陳志欣, 陳緯仁, 賴宗沐 申請人:力旺電子股份有限公司