形成半導(dǎo)體裝置的柵極電極的方法、半導(dǎo)體裝置用的柵極電極結(jié)構(gòu)及相符的半導(dǎo)體裝置結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明涉及用于形成半導(dǎo)體裝置的柵極電極的方法、半導(dǎo)體裝置用的柵極電極結(jié)構(gòu)及相符的半導(dǎo)體裝置結(jié)構(gòu)，其中，本揭露提供半導(dǎo)體裝置用柵極電極結(jié)構(gòu)的一些態(tài)樣。在本文的一些描述性具體實(shí)施例中，柵極電極結(jié)構(gòu)包含位于半導(dǎo)體襯底的第一主動(dòng)區(qū)上方的第一高k介電層、以及位于所述第一介電層上的第二高k介電層。所述第一高k介電層具有金屬物種加入其內(nèi)，用于調(diào)整所述第一高k介電層的功函數(shù)。
【專利說明】形成半導(dǎo)體裝置的柵極電極的方法、半導(dǎo)體裝置用的柵極電極結(jié)構(gòu)及相符的半導(dǎo)體裝置結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明基本上涉及含先進(jìn)晶體管組件的高尖端集成電路的制造，先進(jìn)晶體管組件包含具有高k柵極介電質(zhì)的柵極電極結(jié)構(gòu)。尤其是，本發(fā)明涉及半導(dǎo)體裝置的柵極電極、半導(dǎo)體裝置用柵極電極結(jié)構(gòu)及半導(dǎo)體裝置結(jié)構(gòu)的形成方法。

【背景技術(shù)】
[0002]現(xiàn)今集成電路大多數(shù)使用多個(gè)亦稱為金屬氧化物半導(dǎo)體場(chǎng)效晶體管(M0SFETS)或簡稱MOS晶體管的互連場(chǎng)效晶體管(FETS)予以實(shí)現(xiàn)。一般而言，現(xiàn)今集成電路藉由形成于具有給定表面區(qū)的芯片上所形成的數(shù)百萬個(gè)MOS晶體管予以實(shí)現(xiàn)。
[0003]在MOS晶體管中，流經(jīng)MOS晶體管源極與漏極之間所形成信道的電流經(jīng)由通常布置于信道區(qū)上方的柵極予以控制，與所斟酌的是PMOS晶體管或NMOS晶體管無關(guān)。為了控制MOS晶體管，對(duì)柵極的柵極電極施加電壓，以及當(dāng)施加的電壓大于閾值電壓(thresholdvoltage)時(shí)，流經(jīng)信道的電流減小。閾值電壓取決于晶體管呈非顯然形式時(shí)的特性，如大小、材料等。
[0004]在努力組建晶體管數(shù)量更多且半導(dǎo)體裝置更快的集成電路時(shí)，半導(dǎo)體技術(shù)已朝向超大型積體法(ULSI)發(fā)展，其導(dǎo)致大小持續(xù)縮減，從而MOS晶體管大小縮減的集成電路。在現(xiàn)今半導(dǎo)體技術(shù)中，微電子裝置的最小特征尺寸已接近深次微米體系，以便針對(duì)更快且功率更低的微處理器及數(shù)字電路以及基本上針對(duì)具有改良型高能量效率的半導(dǎo)體裝置結(jié)構(gòu)持續(xù)滿足需求。一般而言，臨界尺寸(⑶)由線件或間隔已對(duì)待制造裝置為正常操作而認(rèn)定為關(guān)鍵的寬度或長度尺寸予以表示，此外，這個(gè)尺寸決定裝置效能。
[0005]結(jié)果是，持續(xù)提升的集成電路效能以及正縮減更小型的集成電路尺寸已增加集成電路結(jié)構(gòu)的積體密度。然而，隨著半導(dǎo)體裝置及裝置特征已變得更小并且更先進(jìn)，習(xí)知的制造技術(shù)己推向了極限，其以目前所需比例生產(chǎn)微細(xì)化特征的能力受到挑戰(zhàn)。因此，開發(fā)者面臨的是隨著半導(dǎo)體大小持續(xù)縮減所帶來更嚴(yán)峻的微縮限制。
[0006]一般而言，設(shè)于微芯片上的集成電路結(jié)構(gòu)由數(shù)百萬個(gè)如PMOS晶體管或NMOS晶體管之類的個(gè)別半導(dǎo)體裝置予以實(shí)現(xiàn)。晶體管效能關(guān)鍵地取決于許多因素，例如閾值電壓，輕易看出其對(duì)于控制芯片效能高度重要，這需要保持個(gè)別待控制晶體管的許多參數(shù)，尤其是對(duì)于高度微縮的半導(dǎo)體裝置而言。例如，跨布半導(dǎo)體芯片的晶體管結(jié)構(gòu)的閾值電壓其偏移強(qiáng)烈影響整個(gè)待制造芯片的可靠度。為了確定跨布芯片的晶體管裝置可靠的可控制性，必須高度精確地令每一個(gè)晶體管的閾值電壓維持界定良好的調(diào)整。由于閾值電壓已獨(dú)自取決于許多因素，為了制造可靠滿足所有這些因素的晶體管裝置，必需控制處理流程。
[0007]如廣為人知的是，柵極介電材料的功函數(shù)可顯著影響場(chǎng)效晶體管最終取得的閾值電壓，正如目前藉由適度摻雜柵極材料所完成一般。在引進(jìn)高k介電材料時(shí)，調(diào)整適當(dāng)?shù)墓瘮?shù)可需要將適當(dāng)?shù)慕饘傥锓N加入柵極介電材料內(nèi)，其形式例如為鑭、鋁等等，為的是得到適當(dāng)?shù)墓瘮?shù)，從而還有P信道晶體管與η信道晶體管的閾值電壓。另外，處理期間可必須保護(hù)敏感性高k介電材料，而與硅等等建置良好的材料的接觸則可視為不利，理由是鉿氧化物之類高k介電材料與柵極材料接觸時(shí),費(fèi)米(Fermi)能階可遭受顯著影響。因此，含金屬覆蓋材料通常設(shè)于高k介電材料上，用以在所謂的柵極先制程序期間保護(hù)高k介電材料，其中，高k介電材料提供早期制造階段。已知含金屬材料得提供優(yōu)越的導(dǎo)電特性并且避免任何空乏區(qū)，正如可在例如多晶硅柵極電極結(jié)構(gòu)中所觀察一般，多個(gè)另外的程序步驟及材料系統(tǒng)予以引進(jìn)建置良好的工藝技術(shù)，為的是形成高k介電材料與含金屬電極材料結(jié)合的柵極電極結(jié)構(gòu)。在其它方法中，如取代柵極法，可提供柵極電極結(jié)構(gòu)作為預(yù)留位置(placeholder)材料系統(tǒng)，所謂的取代柵極，其中，在完成基本晶體管配置之后，取代柵極可藉由至少適當(dāng)?shù)暮饘匐姌O材料予以取代，可能與高k介電材料結(jié)合?；旧?，這些所謂的取代柵極法或柵極后制法需要復(fù)雜的處理程序，用于移除如多晶硅之類的初始取代柵極，以及形成適當(dāng)?shù)慕饘傥锓N以供藉由加入對(duì)應(yīng)的功函數(shù)調(diào)整物種而調(diào)整適當(dāng)?shù)墓瘮?shù)值。
[0008]易于看到的是，柵極氧化物的品質(zhì)表示含高k金屬柵極結(jié)構(gòu)的目前工藝技術(shù)任一者中最重要的議題之一。目前的高k金屬柵極法要求精確地且可靠地，也就是可再制地，將功函數(shù)調(diào)整元素加入高k柵極材料內(nèi)。一般而言，開發(fā)者在為了精確地調(diào)整目前復(fù)雜集成電路中高k材料的功函數(shù)特性而進(jìn)行處理時(shí)，面臨兩項(xiàng)主要問題。在斟酌厚高k材料層時(shí)，為了減少或避免柵極漏電，已發(fā)現(xiàn)厚高k材料層的功函數(shù)無法予以可靠地調(diào)整良好，并且閾值電壓因功函數(shù)變化而產(chǎn)生巨大變異，功函數(shù)變化來自于跨布高k材料層的功函數(shù)調(diào)整元素量的改變。根據(jù)目前的理解，可朝高k材料層下面形成的下層抵達(dá)高k材料層接口的功函數(shù)調(diào)整元素不足。另一方面，薄高k材料層可允許足夠功函數(shù)調(diào)整元素抵達(dá)高k材料層的接口，從而顯著降低閾值電壓跨布集成電路組件的變異。然而，薄高k材料層允許非常高的柵極漏電，使得相符的集成電路未充分良好滿足目前待制造半導(dǎo)體裝置對(duì)于功率消耗的要求。
[0009]先前技術(shù)第US 8349695 B2號(hào)文件指導(dǎo)調(diào)整晶體管組件的功函數(shù)，藉助于提供空間分布與柵極介電材料實(shí)質(zhì)相同的高k介電材料內(nèi)的功函數(shù)調(diào)整物種，柵極介電材料跨布給定晶圓上的各個(gè)集成電路有不同的厚度。將功函數(shù)調(diào)整物種加入高k介電材料后，藉由選擇性形成另外的Si02基礎(chǔ)介電層而調(diào)整柵極介電材料的最終厚度。然而，由于高k材料層的接口未可靠且充分精確加入功函數(shù)調(diào)整物種，故尚未解決避免目前技術(shù)上述問題的功函數(shù)調(diào)整方法，所述問題即目前具有功函數(shù)調(diào)整物種加入其中的高k介電層出現(xiàn)的巨大閾值電壓變異。
[0010]因此，需要在形成復(fù)雜半導(dǎo)體裝置的柵極電極結(jié)構(gòu)并且提供改良型柵極電極結(jié)構(gòu)與半導(dǎo)體裝置結(jié)構(gòu)時(shí)提供改良型功函數(shù)調(diào)整程序。


【發(fā)明內(nèi)容】

[0011]下文介紹簡化的
【發(fā)明內(nèi)容】
，用以對(duì)本發(fā)明的若干態(tài)樣有基本的了解。該內(nèi)容不是本發(fā)明的詳盡概觀。目的在于識(shí)別本發(fā)明的主要或關(guān)鍵組件，或敘述本發(fā)明的范疇。其唯一目的在于以簡化形式介紹若干概念，作為下文所述更詳細(xì)說明的引言。
[0012]在本揭露的一個(gè)態(tài)樣中，提供用于形成半導(dǎo)體裝置的柵極電極的方法。在一些描述性具體實(shí)施例中，本方法包含形成半導(dǎo)體裝置的柵極電極。根據(jù)本文所述的描述性具體實(shí)施例，形成半導(dǎo)體裝置的柵極電極用的方法包含在半導(dǎo)體襯底的第一主動(dòng)區(qū)上方形成第一高k介電層,在所述第一高k介電層上形成第一含金屬材料，進(jìn)行第一退火程序，移除所述第一含金屬材料以曝露所述第一高k介電層，以及在進(jìn)行所述第一退火程序后，于所述第一介電層上形成第二高k介電層。
[0013]根據(jù)本發(fā)明的另一個(gè)態(tài)樣，提供的是半導(dǎo)體裝置用柵極電極結(jié)構(gòu)，柵極電極結(jié)構(gòu)包含位于半導(dǎo)體襯底的第一主動(dòng)區(qū)上方的第一高k介電層，位于所述第一介電層上的第二高k介電層，其中，所述第一高k介電層具有金屬物種加入其中以供調(diào)整所述第一高k介電層的功函數(shù)。
[0014]在本發(fā)明的又一個(gè)態(tài)樣中，提供的是半導(dǎo)體裝置結(jié)構(gòu)。在本文所述的一些描述性具體實(shí)施例中，半導(dǎo)體裝置結(jié)構(gòu)可包含形成于半導(dǎo)體襯底中的第一主動(dòng)區(qū)與第二主動(dòng)區(qū)，形成于第一主動(dòng)區(qū)上方的第一柵極電極結(jié)構(gòu)以及形成于第二主動(dòng)區(qū)上方的第二柵極電極結(jié)構(gòu)，其中，第一柵極電極結(jié)構(gòu)包含第一高k介電層與第二高k介電層，第一介電材料具有第一金屬物種加入于其中以供調(diào)整第一柵極電極結(jié)構(gòu)用的第一功函數(shù)，其中，第二柵極電極包含第三高k介電層與第四高k介電層,第三介電材料具有第二金屬物種加入于其中以供調(diào)整所述第二柵極電極結(jié)構(gòu)用的第二功函數(shù)。

【專利附圖】

【附圖說明】
[0015]將引用圖標(biāo)說明的是本揭露的進(jìn)一步細(xì)節(jié)，其中，相稱的參考組件符號(hào)視為相稱的組件，以及其中:
[0016]圖1a至圖1e為根據(jù)本發(fā)明描述性具體實(shí)施例以剖面圖概要描述用于形成半導(dǎo)體裝置的柵極電極和半導(dǎo)體裝置結(jié)構(gòu)的程序；
[0017]圖2a至圖2h 為概要描述本發(fā)明進(jìn)一步描述性具體實(shí)施例的剖面圖；以及
[0018]圖3為對(duì)照根據(jù)本發(fā)明的半導(dǎo)體裝置結(jié)構(gòu)，概要描述根據(jù)習(xí)知半導(dǎo)體裝置結(jié)構(gòu)閾值電壓與柵極氧化物厚度數(shù)值之間的關(guān)系。
[0019]盡管本文所揭示的專利標(biāo)的(subject matter)易受各種改進(jìn)和替代形式所影響，其特定具體實(shí)施例仍已藉由圖式中的實(shí)施例予以表示并且在本文中予以詳述。然而，應(yīng)理解的是，本文對(duì)特定具體實(shí)施例的說明其用意不在于限制本發(fā)明于所揭露的特殊形式，相反地，用意在于含括落于如權(quán)利要求書所界定本發(fā)明精神與范疇內(nèi)的所有改進(jìn)、均等件、以及替代。
[0020]主要組件符號(hào)說明
[0021]100、200半導(dǎo)體裝置
[0022]101、201襯底
[0023]102,202半導(dǎo)體層
[0024]107,207含金屬覆蓋層
[0025]108、208熱處理
[0026]202A.202B主動(dòng)區(qū)
[0027]150柵極電極結(jié)構(gòu)
[0028]152,252介電質(zhì)基礎(chǔ)層
[0029]153,253高k介電材料
[0030]153S接口
[0031]154、254含金屬材料
[0032]154A固定電荷
[0033]155、251、251B 介電層
[0034]156電極材料
[0035]159柵極介電結(jié)構(gòu)
[0036]160側(cè)壁間隔物結(jié)構(gòu)
[0037]161漏極與源極區(qū)
[0038]162信道區(qū)
[0039]200A.200B裝置區(qū)
[0040]207A剩余層件
[0041]250A第一柵極電極結(jié)構(gòu)
[0042]250B第二柵極電極結(jié)構(gòu)
[0043]253S接口
[0044]254A固定電荷
[0045]255覆蓋材料
[0046]256電極材料
[0047]257側(cè)壁間隔物結(jié)構(gòu)
[0048]259A、259B柵極介電材料
[0049]260A第一晶體管
[0050]260B第二晶體管
[0051]261漏極與源極區(qū)
[0052]262信道區(qū)
[0053]315,325坐標(biāo)軸
[0054]335圖
[0055]337、347參考組件符號(hào)
[0056]345曲線。

【具體實(shí)施方式】
[0057]本揭露涉及半導(dǎo)體裝置結(jié)構(gòu)，并且尤指如金屬氧化物半導(dǎo)體裝置或MOS裝置的半導(dǎo)體裝置。所屬領(lǐng)域技術(shù)人員將了解的是，雖然使用措辭「M0S裝置」，用意仍非局限于含金屬柵極材料及/或含氧化物柵極介電材料。本揭露的半導(dǎo)體裝置以及特別是如藉由如本文所述一些描述性具體實(shí)施例予以描述的MOS裝置涉及使用先進(jìn)技術(shù)予以制造的裝置。半導(dǎo)體裝置以及特別是本揭露的MOS裝置藉由經(jīng)用應(yīng)用接近小于100納米(nm)，例如小于50納米或小于35納米，的技術(shù)節(jié)點(diǎn)的技術(shù)予以制造。所屬領(lǐng)域技術(shù)人員將了解本揭露建議包含如柵極堆棧之類柵極結(jié)構(gòu)的半導(dǎo)體裝置，尤其是MOS裝置，柵極堆棧具有柵極電極材料層與柵極介電材料層，長度尺寸小于100納米，例如小于50納米或小于35納米。長度尺寸可理解為沿著具有非零投影的方向，非零投影沿著MOS裝置處于開通(ON)狀態(tài)時(shí)流動(dòng)于源極與漏極之間的電流的方向，長度尺寸例如平行于流動(dòng)于源極與漏極之間的電流的方向。
[0058]所揭露并且說明的多個(gè)具體實(shí)施例具有一些共通特征，為了澄清并且易于進(jìn)行描述、說明及解讀，類似及相稱特征以類似的參考組件符號(hào)基于說明便利性予以普通說明?；谡f明便利性引用一或多個(gè)共享圖標(biāo)說明各個(gè)不同的具體實(shí)施例。要理解的是，用意不在于具有任何其它意義或提供任何對(duì)本揭露的限制。具體實(shí)施例的任何編號(hào)為了便于說明，其可清楚表示第I具體實(shí)施例、第2具體實(shí)施例等或予以隱喻，并且用意非對(duì)本揭露提供任何其它意義或限制。
[0059]所屬領(lǐng)域技術(shù)人員了解可將MOS晶體管制造成為P信道MOS晶體管或PMOS晶體管及成為N信道晶體管或NMOS晶體管，并且兩者的制造可具有或不具有遷移率增強(qiáng)型應(yīng)力源特征或應(yīng)變誘發(fā)型特征。電路設(shè)計(jì)師可用受應(yīng)力及未受應(yīng)力的PMOS和NMOS晶體管混合并且匹配裝置類型，以利用每一個(gè)裝置類型的最佳特性，因?yàn)槠渥钸m合所設(shè)計(jì)的電路。所屬領(lǐng)域技術(shù)人員了解應(yīng)力和應(yīng)變基本上可關(guān)于張力模數(shù)予以說明。
[0060]下面說明的是本發(fā)明的各個(gè)描述性具體實(shí)施例。為了澄清，本說明書未說明實(shí)際實(shí)現(xiàn)的所有特征。當(dāng)然，將領(lǐng)會(huì)的是，在開發(fā)任何此類實(shí)際具體實(shí)施例時(shí)，可施作許多特定實(shí)現(xiàn)的決策以達(dá)成開發(fā)者的目的，如符合系統(tǒng)相關(guān)和商務(wù)相關(guān)限制條件之類，此將隨不同實(shí)現(xiàn)而變。再者，將領(lǐng)會(huì)的是，此類開發(fā)上的努力可能復(fù)雜且耗時(shí)，但對(duì)于具有本揭露利益的所屬領(lǐng)域技術(shù)人員而言，將是例行工作。
[0061]根據(jù)本揭露的第一態(tài)樣，提出用于形成半導(dǎo)體裝置的柵極電極的方法。在本文所述的一些描述性具體實(shí)施例中，本方法包含在半導(dǎo)體襯底的第一主動(dòng)區(qū)上方形成第一高k介電層，在所述第一高k介電層上形成第一含金屬材料，進(jìn)行第一退火程序，移除所述第一含金屬材料以曝露所述第一高k介電層，以及在進(jìn)行所述第一退火程序后，于所述第一介電層上形成第二高k介電層。本文中，調(diào)整高k介電層功函數(shù)有效且可靠的方式藉由令功函數(shù)調(diào)整元素于接口飽和而予以提供，同時(shí)可藉由在具有功函數(shù)調(diào)整物種加入于其中的第一高k介電層上形成第二高k介電層而改良柵極漏電TDDB。所屬領(lǐng)域技術(shù)人員將了解的是，僅重復(fù)一種程序類型，使得方法可在目前的制造程序中予以輕松地實(shí)現(xiàn)。
[0062]根據(jù)本文的一些特殊描述性具體實(shí)施例，所形成第一高k介電層的厚度可在介于
0.5納米與2納米的范圍內(nèi)，以及較佳是在介于0.7納米(7埃)與1.4納米(14埃)之間的范圍內(nèi)。按照這個(gè)方式，可令位于第一高k介電層接口的功函數(shù)調(diào)整元素達(dá)到可靠且精準(zhǔn)的飽和。
[0063]根據(jù)本文的一些特殊描述性具體實(shí)施例，所形成第二高k介電層的厚度可在介于0.7納米與2納米的范圍內(nèi)，以及較佳是在介于I納米(10埃)與1.6納米(16埃)之間的范圍內(nèi)。所屬領(lǐng)域技術(shù)人員將了解的是，可輕松改良柵極電極結(jié)構(gòu)的柵極漏電行為。
[0064]根據(jù)本文的一些特殊描述性具體實(shí)施例，可在所述半導(dǎo)體襯底的第二主動(dòng)區(qū)上方進(jìn)一步形成第三高k介電層。可在所述第三高k介電材料上形成第二含金屬材料，并且可進(jìn)行第二退火程序?？蔀榱似芈端龅谌遦介電層而移除所述第二含金屬材料，并且于進(jìn)行所述第二退火程序后，在所述第三高k介電層上形成第四高k介電層。
[0065]根據(jù)本文的一些特殊描述性具體實(shí)施例，所述第四高k介電層的所述形成可包含在具有第一厚度大于所需所述第四高k介電層目標(biāo)厚度的所述第三高k介電層上沉積所述第四高k介電層以及，隨后，進(jìn)行蝕刻程序以取得具有所述目標(biāo)厚度的所述第四高k介電層。所屬領(lǐng)域技術(shù)人員將了解的是，可輕松地調(diào)整第四高k介電層的厚度。
[0066]本文的一些特殊描述性具體實(shí)施例，所述第一厚度可大于2納米(20埃)，以及所述目標(biāo)厚度可在介于0.7納米(7埃)與2納米(20埃)之間的范圍內(nèi)。所屬領(lǐng)域技術(shù)人員將了解的是，如在CMOS制造技術(shù)中，或在具有LVT (低閾值電壓)裝置及/或RVT (正常閾值電壓)裝置及/或HVT (高閾值電壓)裝置及/或SHVT (超高閾值電壓)裝置的電路結(jié)構(gòu)中，可于制造各個(gè)半導(dǎo)體裝置結(jié)構(gòu)期間有利地提供這些具體實(shí)施例。
[0067]根據(jù)本文的一些特殊描述性具體實(shí)施例，可連續(xù)形成所述第一高k介電層與所述第三高k介電層，及/或可連續(xù)進(jìn)行所述第一與第二退火程序，及/或可連續(xù)進(jìn)行第一與第二含金屬材料的移除。所屬領(lǐng)域技術(shù)人員將了解的是，可輕松地形成多個(gè)半導(dǎo)體裝置結(jié)構(gòu)。
[0068]根據(jù)本文的一些特殊描述性具體實(shí)施例，可由相同材料形成所述第一高k介電層與所述第三高k介電層，及/或所述第一與第二含金屬材料可相同，及/或可由相同的材料形成所述第二與第四高k介電層。所屬領(lǐng)域技術(shù)人員將了解的是，可為了形成具有LVT(低閾值電壓)裝置及/或RVT (正常閾值電壓)裝置及/或HVT (高閾值電壓)裝置及/或SHVT (超高閾值電壓)裝置的CMOS結(jié)構(gòu)或電路結(jié)構(gòu)，在制造技術(shù)中有利地使用相符的具體實(shí)施例。
[0069]根據(jù)本文的一些特殊描述性具體實(shí)施例，所述第一高k介電層與所述第二高k介電層可包含相同的介電材料。所屬領(lǐng)域技術(shù)人員將了解的是，可提供有利特性及電氣特性。
[0070]根據(jù)本揭露的第二態(tài)樣，提供的是半導(dǎo)體裝置用的柵極電極結(jié)構(gòu)。在本文的一些特殊描述性具體實(shí)施例中，柵極電極結(jié)構(gòu)包含位于半導(dǎo)體襯底第一主動(dòng)區(qū)上方的第一高k介電層，位于所述第一介電層上的第二高k介電層，其中，所述第一高k介電層具有金屬物種加入其中以供調(diào)整所述第一高k介電層的功函數(shù)。
[0071]在本文的特殊描述性具體實(shí)施例中，第一高k介電層的厚度可在介于0.5納米與2納米之間的范圍內(nèi)，較佳是在介于0.7納米與1.4納米之間的范圍內(nèi)。
[0072]在本文的一些特殊描述性具體實(shí)施例中，第二高k介電層的厚度可在介于0.7納米與2納米之間的范圍內(nèi)，較佳是在介于I納米與1.6納米之間的范圍內(nèi)。
[0073]在本文的一些特殊描述性具體實(shí)施例中，第一高k介電層與第二高k介電層可具有不同的介電材料。
[0074]在本揭露的第三態(tài)樣中，提供的是半導(dǎo)體裝置結(jié)構(gòu)。在特殊描述性具體實(shí)施例中，半導(dǎo)體裝置結(jié)構(gòu)可包含形成于半導(dǎo)體襯底中的第一主動(dòng)區(qū)與第二主動(dòng)區(qū)，形成于第一主動(dòng)區(qū)上方的第一柵極電極結(jié)構(gòu)以及形成于第二主動(dòng)區(qū)上方的第二柵極電極結(jié)構(gòu)，其中，第一柵極電極結(jié)構(gòu)包含第一高k介電層與第二高k介電層，第一介電材料具有第一金屬物種加入于其中以供調(diào)整第一柵極電極結(jié)構(gòu)用的第一功函數(shù)，其中，第二柵極電極包含第三高k介電層與第四高k介電層，第三介電材料具有第二金屬物種加入于其中以供調(diào)整所述第二柵極電極結(jié)構(gòu)用的第二功函數(shù)。
[0075]在本文的一些特殊描述性具體實(shí)施例中，可由相同材料形成所述第一高k介電層與所述第三高k介電層，及/或所述第一與第二含金屬材料可相同，及/或可由相同的材料形成所述第二與第四高k介電層。
[0076]在本文的一些特殊描述性具體實(shí)施例中，所述第一高k介電層與所述第二高k介電層可包含相同的介電材料。
[0077]在本文的一些特殊描述性具體實(shí)施例中，所述第一高k介電層的厚度可小于所述第二高k介電層的厚度及/或小于所述第三高k介電層的厚度。
[0078]在本文的一些特殊描述性具體實(shí)施例中，所述第三高k介電層的厚度可小于所述第四高k介電層的厚度及/或小于所述第二高k介電層的厚度。
[0079]現(xiàn)將引用【專利附圖】

【附圖說明】本揭露。圖式中所示意的各種結(jié)構(gòu)、系統(tǒng)及裝置其目的僅在于說明而非為了以所屬領(lǐng)域技術(shù)人員所熟知的細(xì)節(jié)混淆本揭露。雖然如此，仍含括附圖以說明并且解釋本揭示的描述性實(shí)施例。所述部分半導(dǎo)體裝置和半導(dǎo)體裝置結(jié)構(gòu)可僅包括單一MOS結(jié)構(gòu)，但所屬領(lǐng)域技術(shù)人員將了解的是，集成電路的實(shí)際實(shí)現(xiàn)可包括大量此類結(jié)構(gòu)。制造半導(dǎo)體裝置及半導(dǎo)體裝置結(jié)構(gòu)的各個(gè)步驟系廣為人知的，所以，為了簡潔起見，許多習(xí)知的步驟在本文中將僅予以簡述，或?qū)⒂枰酝耆÷远惶峁V為人知的程序細(xì)節(jié)。
[0080]應(yīng)該理解并且解讀本文的用字及詞組與所屬相關(guān)領(lǐng)域的技術(shù)人員所理解的用字及詞組具有兼容的意義。術(shù)語或詞組的特殊定義，也就是，有別于所屬領(lǐng)域技術(shù)人員所理解的普通或慣用意義的定義，用意是要藉由本文對(duì)于術(shù)語或詞組的一致性用法予以隱喻。就術(shù)語或詞組用意在于具有特殊意義，也就是，不同于所屬領(lǐng)域技術(shù)人員所理解的術(shù)語或詞組，的方面來說，此特殊定義應(yīng)在說明書中以直接并且明確提供術(shù)語或詞組特殊定義的明確方式予以清楚提出。
[0081]關(guān)于圖1a至圖le，將概要說明的是描述性具體實(shí)施例。圖1a概要描述半導(dǎo)體裝置100的剖面圖，其包含襯底101和半導(dǎo)體層102，如硅基礎(chǔ)層等等，其中，必要時(shí)，可在襯底101與半導(dǎo)體層102之間形成埋置型絕緣層(圖未示)。也就是，裝置100可包含具有主體配置或絕緣體上的硅(SOI)配置的裝置區(qū)。半導(dǎo)體裝置100可與對(duì)應(yīng)的半導(dǎo)體區(qū)或主動(dòng)區(qū)聯(lián)結(jié)，并且可藉由適當(dāng)?shù)母綦x結(jié)構(gòu)予以側(cè)向劃定，如下文將更為詳細(xì)的說明。再者，在所示制造階段中，可在高k介電材料153之后形成介電質(zhì)基礎(chǔ)層152，如硅氧化物基礎(chǔ)材料或任何其它適當(dāng)?shù)慕殡姴牧?，如硅氮氧化物等等。取決于所需材料組成，可藉由氧化及/或沉積，可能還結(jié)合其它表面處理等等，以形成介電質(zhì)基礎(chǔ)層152。類似地，高k介電材料153在一個(gè)描述性具體實(shí)施例中，可呈鉿氧化物的形式予以提供，并且可基于任何適當(dāng)沉積技術(shù)予以沉積。
[0082]圖1b概要描述具有含金屬覆蓋層107形成于高k介電材料153上的半導(dǎo)體裝置100，接著是再一含金屬材料154，其中，在其它描述性具體實(shí)施例中，若斟酌適當(dāng)，可呈單一材料層的形式提供材料107、154。例如，取決于材料152與153所構(gòu)成柵極介電材料內(nèi)待形成功函數(shù)調(diào)整物種的所需濃度，可呈厚度為數(shù)埃至數(shù)納米或甚至更厚的鈦氮化物材料的形式提供層件107，同時(shí)材料層154的厚度可為數(shù)埃至數(shù)納米。應(yīng)領(lǐng)會(huì)的是，圖1b描述如可需用于調(diào)整P信道晶體管或N信道晶體管之類特定晶體管類型的功函數(shù)的材料層堆棧，其中，在其它情況下，可提供另外的材料層，例如，再一鈦氮化物材料結(jié)合另外的功函數(shù)調(diào)整物種可如圖1b所示予以設(shè)于材料系統(tǒng)上面，為的是在其它裝置區(qū)域中得到所需的功函數(shù)調(diào)整，其中，圖1b的材料系統(tǒng)可已移除。在此情況下，圖1b所示的材料系統(tǒng)可設(shè)于具有已適度調(diào)整材料層154的裝置區(qū)域中。為了方便起見，任何此類用于形成材料系統(tǒng)以供調(diào)整不同導(dǎo)電性類型的晶體管的功函數(shù)的配置未示于圖1b中。所以，層件107或?qū)蛹?54可包含適當(dāng)物種，如N信道晶體管用的鑭、鋁等等，其待加入層件152與153構(gòu)成的柵極介電材料中。
[0083]圖1c概要描述熱處理108期間的半導(dǎo)體裝置100，其中，層件154或任何內(nèi)含于其中的物種可予以擴(kuò)散至柵極介電材料內(nèi)，也就是高k介電材料153內(nèi)，并且實(shí)質(zhì)至接口153S，這取決于介電質(zhì)基礎(chǔ)層152的擴(kuò)散阻絕能力。所以，在可基于約700至1000°C溫度范圍進(jìn)行的處理108期間，舉例而言，可將固定電荷154A置于材料153、152內(nèi)，以及較佳是置于接口 153S。所以，可形成固定電荷154A的濃度及位置而在半導(dǎo)體裝置100中及上面提供用于調(diào)整晶體管組件所需功函數(shù)，從而閾值電壓，的非常均勻條件。
[0084]圖1d概要描述進(jìn)一步先進(jìn)制造階段中的裝置100，其中，一部分材料層107(圖1c)可予以選擇性地移除自高k介電材料153上面，其上面待形成具有柵極介電材料的柵極電極結(jié)構(gòu)，尤其是高k介電層，高k介電層接口處具有經(jīng)可靠調(diào)整的功函數(shù)。為此，可搭配適當(dāng)?shù)奈g刻屏蔽應(yīng)用任何適當(dāng)?shù)奈g刻配方，其中，高k介電材料153可作用為蝕刻終止材料。所以，可保留一部分層件107，藉以進(jìn)一步包覆高k介電材料153。
[0085]此外，如圖1d所示，可在具有功函數(shù)調(diào)整物種154A加入于其中的高k材料153上面形成介電層155，用以形成半導(dǎo)體裝置100用的柵極介電結(jié)構(gòu)159?？沙矢遦材料的形式提供介電層155。根據(jù)一些描述性具體實(shí)施例，介電層155的高k材料可如同高k材料153，而在其它情況下，為了得到在高k材料153接口處需有功函數(shù)調(diào)整物種精準(zhǔn)放置的柵極電極結(jié)構(gòu)用的所需晶體管效能，可使用任何其它適當(dāng)?shù)母遦介電材料。所屬領(lǐng)域技術(shù)人員將了解的是，可應(yīng)用建置良好的CVD技術(shù)以形成具有適當(dāng)厚度的高k材料層。
[0086]圖1e概要描述進(jìn)一步先進(jìn)制造階段中的裝置100。如所示，晶體管形成于含半導(dǎo)體層102的主動(dòng)區(qū)中，并且可包含可側(cè)向包圍信道區(qū)162的漏極與源極區(qū)161。此外，晶體管100可包含柵極電極結(jié)構(gòu)150，其包括柵極介電結(jié)構(gòu)159，也就是層件152與153，接著是含金屬電極材料155,如鈦氮化物材料等等,還結(jié)合再一電極材料156,如多晶娃材料、娃/鍺混合物等等。此外，可在電極材料156、155與柵極介電結(jié)構(gòu)159的側(cè)壁上，根據(jù)程序及裝置要求形成側(cè)壁間隔物結(jié)構(gòu)160。
[0087]關(guān)于形成圖1e所示晶體管100用的任何制造技術(shù)，可應(yīng)用例如前述關(guān)于半導(dǎo)體裝置100的任何適當(dāng)程序策略，其中，在所示具體實(shí)施例中，可基于共通的處理程序形成信道區(qū)162及漏極與源極區(qū)161。也就是，由于柵極介電結(jié)構(gòu)159內(nèi)，尤其是高k介電材料152中，功函數(shù)調(diào)整物種空間分布的高度均勻性，如前所述，閾值電壓特性可達(dá)成高度均勻性，而同時(shí)可提供柵極介電結(jié)構(gòu)159厚度所需的差異。
[0088]所屬領(lǐng)域技術(shù)人員將了解的是，根據(jù)本發(fā)明的一些描述性實(shí)施例，如圖1e所示的晶體管100可針對(duì)高效能應(yīng)用予以設(shè)計(jì)。取決于晶體管100的特定應(yīng)用，接著可形成柵極介電結(jié)構(gòu)159，以便提供LVT裝置或RVT裝置。
[0089]關(guān)于圖2a至圖2m，現(xiàn)在將更細(xì)述進(jìn)一步描述性具體實(shí)施例，其中，必要時(shí)，也可參照?qǐng)D1a至圖lg。
[0090]圖2a概要描述半導(dǎo)體裝置200的剖面圖，其包含襯底201和半導(dǎo)體層202，如硅基礎(chǔ)層等等，其中，必要時(shí)，埋置型絕緣層(圖未示)可形成于襯底201與半導(dǎo)體層202之間，至少在一些裝置區(qū)中，如區(qū)域200A、200B。也就是，裝置200可包含具有主體配置、絕緣體上的硅(SOI)配置的裝置區(qū)，或這兩種配置可用在不同裝置區(qū)中。對(duì)應(yīng)的半導(dǎo)體區(qū)或主動(dòng)區(qū)202A、202B可分別設(shè)于裝置區(qū)200A、200B中，其可藉由適當(dāng)?shù)母綦x結(jié)構(gòu)予以側(cè)向劃定，下文有更詳細(xì)的說明。再者，在所示制造階段中，可在高k介電材料253之后，于主動(dòng)區(qū)202A、202B上形成介電質(zhì)基礎(chǔ)層252，如硅氧化物基礎(chǔ)材料或任何其它適當(dāng)?shù)慕殡姴牧希绻璧趸锏鹊?。關(guān)于高k介電材料253的厚度及材料組成，可引用半導(dǎo)體裝置100如前所述應(yīng)用相同的準(zhǔn)則。取決于所需材料組成，介電質(zhì)基礎(chǔ)層252可藉由氧化及/或沉積予以形成，可能還搭配其它表面處理等等。類似地，高k介電材料253在一個(gè)描述性具體實(shí)施例中，可呈鉿氧化物的形式予以提供，可基于任何適當(dāng)沉積技術(shù)予以沉積。
[0091]圖2b概要描述具有含金屬覆蓋層207形成于高k介電材料253上的半導(dǎo)體裝置200，接著是再一含金屬材料254，其中，在其它描述性具體實(shí)施例中，若斟酌適當(dāng)，可呈單一材料層的形式提供材料207、254。例如，取決于材料252與253所構(gòu)成柵極介電材料內(nèi)待形成功函數(shù)調(diào)整物種的所需濃度，可呈厚度為數(shù)埃至數(shù)納米或甚至更厚之鈦氮化物材料的形式提供層件207，同時(shí)材料層254的厚度可為數(shù)埃至數(shù)納米。應(yīng)領(lǐng)會(huì)的是，圖2b描述如可需用于調(diào)整P信道晶體管或N信道晶體管之類特定晶體管類型的功函數(shù)的材料層堆棧，其中，在其它情況下，可提供另外的材料層，例如，再一鈦氮化物材料結(jié)合另外的功函數(shù)調(diào)整物種可如圖2b所示予以設(shè)于材料系統(tǒng)上面，為的是在其它裝置區(qū)域中得到所需的功函數(shù)調(diào)整，其中，圖2b的材料系統(tǒng)可已移除。在此情況下，圖2b所示的材料系統(tǒng)可設(shè)于具有已適度調(diào)整材料層254的裝置區(qū)域中。為了方便起見，任何此類用于形成材料系統(tǒng)以供調(diào)整不同導(dǎo)電性類型的晶體管的功函數(shù)的配置未示于圖2b中。所以，層件207或?qū)蛹?54可包含適當(dāng)物種，如N信道晶體管用的鑭、鋁等等，其待加入層件252與253構(gòu)成的柵極介電材料中。關(guān)于形成層件207與254用的沉積技術(shù)，可參考半導(dǎo)體裝置100，如先前引用圖1a至圖1f所述。
[0092]圖2c概要描述熱處理208期間的半導(dǎo)體裝置200，其中，層件254或任何內(nèi)含于其中的物種可予以擴(kuò)散至柵極介電材料內(nèi)，也就是高k介電材料253內(nèi)，并且實(shí)質(zhì)至接口253S，這取決于介電質(zhì)基礎(chǔ)層252的擴(kuò)散阻絕能力。所以，在可基于約700至1000°C溫度范圍進(jìn)行的處理208期間，舉例而言，可將固定電荷254A置于材料253、252內(nèi)，以及較佳是置于接口 253S，其中，實(shí)質(zhì)相同的條件在第一與第二半導(dǎo)體區(qū)200A、200B中可占優(yōu)勢(shì)。所以，固定電荷254A在主動(dòng)區(qū)202A、202B上面的濃度和位置可實(shí)質(zhì)相同，藉以分別提供非常均勻的條件以供調(diào)整所需的功函數(shù)，從而還有主動(dòng)區(qū)202A、202B中及上面待形成晶體管組件的閾值電壓。
[0093]圖2d概要描述進(jìn)一步先進(jìn)制造階段中的裝置200，其中，一部分材料層207 (圖2c)可選擇性地予以移離主動(dòng)區(qū)202B上面，其上面待形成，對(duì)照主動(dòng)區(qū)202A厚度增加，具有柵極介電材料的柵極電極結(jié)構(gòu)。為此，可搭配適當(dāng)?shù)奈g刻屏蔽應(yīng)用任何適當(dāng)?shù)奈g刻配方，其中，高k介電材料253可作用為主動(dòng)區(qū)202B上面的蝕刻終止材料。所以，主動(dòng)區(qū)202A上面可保留部位207A，藉以進(jìn)一步包覆高k介電材料253。
[0094]圖2e概要描述具有再一介電層251形成于主動(dòng)區(qū)202A、202B上面的裝置200。介電層251較佳是以高k材料的形式予以提供。所屬領(lǐng)域技術(shù)人員將了解的是，介電層的高k材料251在一些明確的實(shí)施例中可實(shí)質(zhì)類似于高k材料253?；蛘撸稍谄渌闆r下使用任何其它適當(dāng)?shù)慕殡姴牧?，以便針?duì)柵極介電材料厚度需增加的柵極電極結(jié)構(gòu)得到所需的晶體管效能。因此，可選擇介電層251的厚度及材料組成，使得主動(dòng)區(qū)202B上面可得到所需的柵極介電材料，還有層件252與253。為此，可應(yīng)用建置良好的CVD技術(shù)以形成具有適當(dāng)厚度如二氧化硅之類的材料。
[0095]圖2f概要描述進(jìn)一步先進(jìn)制造階段中的裝置200，其中，介電層251 (圖2e)予以選擇性地移離主動(dòng)區(qū)202A上面。為此，可提供如阻質(zhì)屏蔽之類的蝕刻屏蔽(圖未示)，以及可令裝置200曝露于適當(dāng)?shù)奈g刻環(huán)境，例如材料251由二氧化硅構(gòu)成時(shí)基于氫氟酸(HF)的濕化學(xué)蝕刻環(huán)境?？衫闷渌牧蠎?yīng)用任何其它適當(dāng)?shù)奈g刻化學(xué)作用。在蝕刻程序期間，剩余層件207A可當(dāng)作有效蝕刻終止材料，例如呈鈦氮化物的形式，其對(duì)HF表玩出高蝕刻選擇性，藉以可靠地保護(hù)在下面的高k材料253。所以，第一柵極介電材料259A可形成于主動(dòng)區(qū)202A上，并且可由含功函數(shù)調(diào)整物種254A的層件252與253所構(gòu)成，而第二較厚柵極介電材料259B則可形成于主動(dòng)區(qū)202B上，并且可搭配介電層251B由材料252與253構(gòu)成。另一方面，柵極介電材料259B亦可包含功函數(shù)調(diào)整物種254A，其具有如同柵極介電材料259A的濃度和空間分布，任何程序相關(guān)非均勻性除多，藉以例如依照仍待形成晶體管的閾值電壓提供高度均勻性。
[0096]圖2g概要描述其中含金屬電極材料或覆蓋材料255可在柵極介電材料259A、259B上形成的制造階段中的裝置200。在一個(gè)描述性具體實(shí)施例中，可呈鈦氮化物材料的形式提供材料255，而在其它情況下，取決于仍待形成柵極電極結(jié)構(gòu)的總體所需配置，可提供任何其它適當(dāng)?shù)牟牧?。為此，剩余層?07A (圖2f)可藉由可對(duì)高k介電材料253具有明顯蝕刻選擇性的適當(dāng)蝕刻配方予以移除。因此，可有利地應(yīng)用任何此類蝕刻配方，以便有效移除鈦氮化物材料，同時(shí)實(shí)質(zhì)不過度影響高k介電材料253，并且還維持介電層251B的完整性。若需要，可提供用以包覆柵極介電材料259B的蝕刻屏蔽。
[0097]圖2h概要描述進(jìn)一步先進(jìn)制造階段中的裝置200。如所示，第一晶體管260A形成于主動(dòng)區(qū)202A中及上面，并且可包含漏極與源極區(qū)261，其可側(cè)向包圍信道區(qū)262。類似地，第二晶體管260B可形成于主動(dòng)區(qū)202B中及上面，并且可搭配信道區(qū)262包含漏極與源極區(qū)261，其中，在若干描述性具體實(shí)施例中，漏極與源極區(qū)261的及信道區(qū)262的摻雜輪廓(doping profile)對(duì)于晶體管260A、260B可實(shí)質(zhì)相同。此外，晶體管260A可包含第一柵極電極結(jié)構(gòu)250A，其包括柵極介電結(jié)構(gòu)259A，也就是層件252與253，接著是含金屬電極材料255,如鈦氮化物材料等等,還結(jié)合再一電極材料256,如多晶娃材料、娃/鍺混合物等等。類似地，第二晶體管260B可包含第二柵極電極結(jié)構(gòu)250B，第二柵極電極結(jié)構(gòu)250B包含柵極介電材料259B，柵極介電材料259B的厚度因介電層251B搭配材料層252與253的存在而增加。此外，可搭配電極材料256提供含金屬材料255。此外，可在電極材料256、255與柵極介電結(jié)構(gòu)259A、259B的側(cè)壁上，根據(jù)程序及裝置要求形成側(cè)壁間隔物結(jié)構(gòu)257。
[0098]關(guān)于形成晶體管260A、260B用的任何制造技術(shù)，可應(yīng)用例如前述關(guān)于半導(dǎo)體裝置100的任何適當(dāng)程序策略，其中，在所示具體實(shí)施例中，可基于共通的處理程序形成信道區(qū)262及漏極與源極區(qū)261而無需對(duì)晶體管260A、260B調(diào)整最終所需閾值電壓用的另外程序。也就是，由于材料252與253內(nèi)功函數(shù)調(diào)整物種空間分布的高度均勻性，如前所述，閾值電壓特性可達(dá)到高度均勻性，而同時(shí)可提供柵極介電材料259A、259B所需的厚度差異。
[0099]所屬領(lǐng)域技術(shù)人員將了解的是，如關(guān)于圖2a至圖2h所述的描述性具體實(shí)施例可予以有利地應(yīng)用在CMOS技術(shù)中及/或有關(guān)于結(jié)合LVT、RVT、HVT與SHVT裝置的實(shí)現(xiàn)。所屬領(lǐng)域技術(shù)人員將了解的是，第一晶體管可呈LVT或RVT類型，而第二晶體管可呈HVT或SHVT類型。這未對(duì)本發(fā)明造成任何限制，以及所屬領(lǐng)域技術(shù)人員將了解的是，可斟酌任何其它組合。所屬領(lǐng)域技術(shù)人員將了解的是，在HVT與SHVT應(yīng)用中，可在第一高k材料層及/或第二高k材料層上沉積再一介電材料。
[0100]所屬領(lǐng)域技術(shù)人員將了解的是，關(guān)于上面所提供各個(gè)描述性具體實(shí)施例雖未明確說明，一些描述性柵極電極的高k材料層與半導(dǎo)體襯底之間可存在基礎(chǔ)氧化物層。
[0101]圖3以曲線圖方式表示半導(dǎo)體裝置結(jié)構(gòu)中柵極氧化物的閾值電壓值與厚度值之間的關(guān)系。本文中，坐標(biāo)軸315指柵極氧化物等效厚度值(EOT為等效氧化物厚度；Ε0Τ藉由高k材料和基礎(chǔ)氧化物厚度予以取得),而坐標(biāo)軸325指閾值電壓值。對(duì)于習(xí)知的半導(dǎo)體結(jié)構(gòu)，閾值電壓與柵極氧化物厚度之間的關(guān)系藉由圖335予以表示，其中，參考組件符號(hào)337所指的正方形表示通常在目前半導(dǎo)體裝置中得到的資料值。例如，由于描述性實(shí)施例，圖標(biāo)335表示的數(shù)據(jù)可意指的是，例如，大約2.9納米的EOTs表示大約70mV/A的長信道閾值電壓因抵達(dá)高k介電層與如基礎(chǔ)氧化物層之類在下面的材料層的接口的功函數(shù)調(diào)整元素量不同所致的差異。相比之下，圖標(biāo)關(guān)系345根據(jù)本發(fā)明的描述性具體實(shí)施例可描述閾值電壓對(duì)半導(dǎo)體裝置結(jié)構(gòu)中柵極氧化物等效厚度或EOT的依存性。在本文中，參考組件符號(hào)347所表示的圓圈表示在本揭露描述性具體實(shí)施例中得到的資料值。例如，本案發(fā)明人已表示出，在本發(fā)明的描述性實(shí)施例中，由于功函數(shù)調(diào)整元素在高k介電層接口處的飽和，閾值電壓的變異于1.9納米等級(jí)的EOTs幾乎約為O mV/A。根據(jù)一些描述性實(shí)施例，僅第一高k層厚度的厚度值可為大約2納米(曲線335)及大約I納米(曲線345)。
[0102]注意到的是，根據(jù)本發(fā)明的一些描述性具體實(shí)施例，最終柵極氧化物等效厚度可瞄向1.2納米與1.7納米之間，使得不同高k層可在0.5納米與2納米之間變化，其亦取決于高k材料的k值。
[0103]所屬領(lǐng)域技術(shù)人員將了解的是，圖3中的描述僅是概要表示，以及參考組件符號(hào)337與347所指的對(duì)象可實(shí)際代表至少一個(gè)測(cè)量資料點(diǎn)或多個(gè)資料點(diǎn)，或甚至可表示實(shí)驗(yàn)中所得到的中位數(shù)或平均資料值。
[0104]以上所揭示的特殊具體實(shí)施例僅屬描述性，正如本發(fā)明可以所屬領(lǐng)域的技術(shù)人員所明顯知道的不同但均等方式予以改進(jìn)并且實(shí)踐而具有本文的指導(dǎo)效益。例如，前述工藝步驟可用不同順序?qū)嵤?。另外，除了作為?quán)利要求書中所述，對(duì)于本文所示構(gòu)造或設(shè)計(jì)的細(xì)節(jié)無限制用意。因此，得以證實(shí)以上所揭示特殊具體實(shí)施例可予以改變或改進(jìn)并且所有此等變化皆視為落于本發(fā)明的范疇及精神內(nèi)。因此，本文所謀求的保護(hù)如權(quán)利要求書中所提。
【權(quán)利要求】
1.一種形成半導(dǎo)體裝置的柵極電極用的方法，該方法包含: 在半導(dǎo)體襯底的第一主動(dòng)區(qū)上方形成第一高k介電層； 在該第一高k介電層上形成第一含金屬材料； 進(jìn)行第一退火程序； 移除該第一含金屬材料以供曝露該第一高k介電層；以及 于進(jìn)行該第一退火程序后，在該第一介電層上形成第二高k介電層。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述第一高k介電層經(jīng)形成具有范圍介于0.5納米與2納米之間的厚度。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述第二高k介電層經(jīng)形成具有范圍介于0.7納米與2納米之間的厚度。
4.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包含在該半導(dǎo)體襯底的第二主動(dòng)區(qū)上方形成第三高k介電層、在該第三高k介電層上形成第二含金屬材料、進(jìn)行第二退火程序、移除該第二含金屬材料以供曝露該第三高k介電層，以及于進(jìn)行該第二退火程序后，在該第三高k介電層上形成第四高k介 電層。
5.根據(jù)權(quán)利要求4所述的方法，其中，形成該第四高k介電層包含在具有第一厚度大于該第四高k介電層所需目標(biāo)厚度的該第三高k介電層上沉積該第四高k介電層，以及后續(xù)進(jìn)行蝕刻程序以得到具有該目標(biāo)厚度的該第四高k介電層。
6.根據(jù)權(quán)利要求5所述的方法，其中，該第一厚度大于2納米以及該目標(biāo)厚度介于0.5納米與2納米的范圍內(nèi)。
7.根據(jù)權(quán)利要求6所述的方法，其中，該第一高k介電層和該第三高k介電層予以連續(xù)形成，及/或該第一與第二退火程序予以連續(xù)進(jìn)行，及/或該第一與第二含金屬材料的該移除予以連續(xù)進(jìn)行。
8.根據(jù)權(quán)利要求6所述的方法，其中，該第一高k介電層與該第三高k介電層形成自相同材料，及/或該第一與第二含金屬材料相同，及/或該第二與第四高k介電層形成自相同材料。
9.根據(jù)權(quán)利要求1所述的方法，其中，該第一高k介電層與該第二高k介電層包含相同的介電材料。
10.一種用于半導(dǎo)體裝置的柵極電極結(jié)構(gòu)，該柵極電極結(jié)構(gòu)包含: 位于半導(dǎo)體襯底的第一主動(dòng)區(qū)上方的第一高k介電層； 位于該第一介電層上的第二高k介電層； 其中，該第一高k介電層具有加入于其中的金屬物種以供調(diào)整該第一高k介電層的功函數(shù)。
11.根據(jù)權(quán)利要求10所述的柵極電極結(jié)構(gòu),其中，該第一高k介電層具有范圍介于0.5納米與2納米之間的厚度。
12.根據(jù)權(quán)利要求11所述的柵極電極結(jié)構(gòu)，其中，該第二高k介電層具有范圍介于0.7與2納米之間的厚度。
13.根據(jù)權(quán)利要求10所述的柵極電極結(jié)構(gòu)，其中，該第一高k介電層與該第二高k介電層具有不同的介電材料。
14.一種半導(dǎo)體裝置結(jié)構(gòu)，包含:形成于半導(dǎo)體襯底中的第一主動(dòng)區(qū)與第二主動(dòng)區(qū)； 形成于該第一主動(dòng)區(qū)上方的第一柵極電極結(jié)構(gòu)以及形成于該第二主動(dòng)區(qū)上方的第二柵極電極結(jié)構(gòu)； 其中，該第一柵極電極結(jié)構(gòu)包含第一高k介電層與第二高k介電層,該第一介電材料具有加入于其中的第一金屬物種以供對(duì)該第一柵極電極結(jié)構(gòu)調(diào)整第一功函數(shù)； 其中，該第二柵極電極包含第三高k介電層與第四高k介電層，該第三介電材料具有加入于其中的第二金屬物種以供對(duì)第二柵極電極結(jié)構(gòu)調(diào)整第二功函數(shù)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置結(jié)構(gòu)，其中，該第一高k介電層與該第三高k介電層形成自相同材料，及/或該第一與第二含金屬材料相同，及/或該第二與第四高k介電層形成自相同材料。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置結(jié)構(gòu)，其中，該第一高k介電層與該第二高k介電層包含相同的介電材料。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置結(jié)構(gòu)，其中，該第一高k介電層的厚度小于該第二高k介電層的厚度及/或小于該第三高k介電層的厚度。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置結(jié)構(gòu)，其中，該第三高k介電層的厚度小于該第四高k介電層的厚度及 /或小于該第二高k介電層的厚度。
【文檔編號(hào)】H01L29/423GK104078341SQ201410098991
【公開日】2014年10月1日 申請(qǐng)日期:2014年3月17日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】R·嚴(yán), J·亨治爾, A·扎, N·薩賽特, M·特倫茨施, C·格拉斯 申請(qǐng)人:格羅方德半導(dǎo)體公司