具有雙斜坡場板的ldmos器件的制作方法
【專利摘要】在一個總的方面，本發(fā)明公開了一種設備，所述設備可包括設置在半導體基板中的溝道區(qū)、設置在所述溝道區(qū)上的柵極電介質(zhì)以及設置在所述半導體基板中與所述溝道區(qū)相鄰的漂移區(qū)。所述設備還可包括場板，所述場板具有設置在所述半導體基板的頂部表面與所述柵極電介質(zhì)之間的末端部分。所述末端部分可包括與所述柵極電介質(zhì)接觸的表面，所述表面具有沿著與第二平面不平行的第一平面對齊的第一部分，所述表面的第二部分沿著所述第二平面對齊，所述第一平面與所述半導體基板的所述頂部表面不平行并且所述第二平面與所述半導體基板的所述頂部表面不平行。
【專利說明】具有雙斜坡場板的LDMOS器件
【技術領域】
[0001]本說明書涉及橫向擴散金屬氧化物半導體晶體管及其形成方法。
【背景技術】
[0002]對用于利用半導體工藝來生產(chǎn)的晶體管進行設計和工程化通常涉及對一個或多個性能參數(shù)與一個或多個其他性能參數(shù)進行權衡取舍。作為一些例子，這樣的性能參數(shù)可包括漏源接通電阻(Rdson)、斷開擊穿電壓(BVoff)和接通擊穿電壓(BVon)。例如,在橫向擴散金屬氧化物半導體(LDMOS)晶體管中，可更改漂移區(qū)中的摻雜物劑量(漂移劑量或DD)以改變給定LDMOS晶體管的Rdson。例如，與使用較低漂移劑量生產(chǎn)的具有相同物理構型的LDMOS晶體管相比，增加用于生產(chǎn)給定LDMOS晶體管的半導體工藝的漂移劑量將降低該晶體管的Rdson。
[0003]然而，增加用于給定LDMOS晶體管的漂移劑量還可降低晶體管的BVon和/或BVoff，這可能是不良的。例如，增加用于給定晶體管的漂移劑量可導致在晶體管的柵極電介質(zhì)與場氧化物之間的邊界處(例如，在硅基板的頂部表面處)的電場集邊增加，所述場氧化物使用硅局部氧化(LOCOS)形成并設置在晶體管的漂移區(qū)中的半導體基板中。電場集邊的這種增加可降低給定晶體管的擊穿電壓(BVon和BVoff)，使得與使用較低漂移劑量時在該給定晶體管中的情況相比在更低的電壓下就在柵極電介質(zhì)與場氧化物邊界處(或附近)發(fā)生該給定晶體管的擊穿。因此，以較低的BVon和BVoff為代價，換來了 Rdson的改善。隨著對半導體器件的性能要求提高，生產(chǎn)具有可接受Rdson值和可接受擊穿電壓值的晶體管可能無法使用當前方法來實現(xiàn)。

【發(fā)明內(nèi)容】

[0004]在一個總的方面，橫向擴散金屬氧化物半導體(LDMOS)晶體管可包括設置在半導體基板中的源極區(qū)、設置在半導體基板中的漏極區(qū)以及設置在源極區(qū)與漏極區(qū)之間的半導體基板中的溝道區(qū)。LDMOS晶體管還可包括設置在溝道區(qū)與漏極區(qū)之間的半導體基板中的漂移區(qū)、設置在漂移區(qū)的至少一部分上方的半導體基板上的場電介質(zhì)板以及設置在場電介質(zhì)板的至少一部分上的柵電極。場板可包括具有與柵電極接觸的表面的第一部分以及設置在第一部分上并具有與柵電極接觸的表面的第二部分，第一部分的這個表面具有相對于半導體基板的表面的第一斜坡，第二部分的這個表面具有相對于半導體基板的這個表面的第二斜坡，第二斜坡不同于第一斜坡。
[0005]在附圖和以下描述中闡述了一個或多個具體實施的細節(jié)。根據(jù)描述和附圖以及根據(jù)權利要求，其他特征將顯而易見。
【專利附圖】

【附圖說明】
[0006]圖1為示意圖，示出了根據(jù)實施例的橫向擴散金屬氧化物半導體(LDMOS)晶體管100的側(cè)剖視圖。[0007]圖2A-2E為示意圖，示出了根據(jù)實施例的用于生產(chǎn)雙斜坡場板的至少一些工藝步驟的剖視圖。
[0008]圖3為表格，示出了常規(guī)LDMOS晶體管的性能參數(shù)與根據(jù)實施例的包括雙斜坡場板的LDMOS晶體管的性能參數(shù)的比較。
[0009]圖4為曲線圖，示出了沿著常規(guī)LDMOS晶體管的傳導通路的表面電場與沿著根據(jù)實施例的包括雙斜坡場板的LDMOS晶體管的傳導通路的表面電場的比較。
[0010]圖5A至5M為示意圖，示出了半導體工藝中的至少一些工藝步驟的剖視圖。
[0011]圖6為流程圖，示出了根據(jù)實施例的形成具有雙斜坡場板的LDMOS器件的方法。
【具體實施方式】
[0012]本文的公開內(nèi)容涉及具有雙斜坡場板(其還可稱為場電介質(zhì)板或漂移場電介質(zhì))的半導體器件，例如橫向擴散金屬氧化物半導體(LDMOS)晶體管。本文的公開內(nèi)容還涉及用于生產(chǎn)這樣的半導體器件的對應方法。這種具有雙斜坡場板的LDMOS器件可用增加的漂移劑量(以降低Rdson)生產(chǎn)，同時與包括例如使用硅局部氧化(LOCOS)所形成的漂移場氧化物的常規(guī)LDMOS晶體管相比，還具有類似或改善的擊穿電壓性能。
[0013]此外，通過使用本文所述的半導體加工方法，可使用與用于生產(chǎn)其他半導體器件(例如，LDMOS晶體管)的一個或多個工藝步驟重疊或?qū)陌雽w工藝中的一個或多個工藝步驟來生產(chǎn)半導體器件(例如，除LDMOS晶體管之外)。例如，用于生產(chǎn)第一半導體器件的一部分的工藝步驟還可用于生產(chǎn)第二半導體器件的一部分。換句話講，相同工藝步驟可用于生產(chǎn)集成電路中的不同半導體器件的不同部分。工藝步驟，例如用于生產(chǎn)第一半導體器件的部分的工藝步驟，可以非預期的方式用于生產(chǎn)第二半導體器件的部分。
[0014]本文的公開內(nèi)容可涉及用于生產(chǎn)多種器件的工藝，所述器件包括多晶硅電阻器、電容器、雙極結(jié)型晶體管(BJT)器件(例如，NPN BJT器件、PNP BJT器件)、互補金屬氧化物半導體(CMOS)器件(例如，P型金屬氧化物半導體場效應晶體管(MOSFET) (PM0SFET或PMOS)器件、N型MOSFET (NM0SFET或NM0S)器件)、橫向擴散金屬氧化物半導體(LDMOS)器件(例如，N型LDMOS (LNDMOS)器件、P型LDMOS (LNDMOS)器件)和/或諸如此類。包括至少BJT器件、CMOS器件、LDMOS器件的半導體工藝可被稱為BCDMOS工藝。
[0015]圖1為示意圖，示出了根據(jù)實施例的橫向擴散金屬氧化物半導體(LDMOS)器件100的側(cè)剖視圖。圖1所示的LDMOS器件100包括高電壓(HV)N型LDMOS (HV LNDM0S)晶體管。雖然未示出，但可使用與圖1所示的LDMOS器件100類似的構型來形成HV P型LDMOS (NVLPDM0S)晶體管。在示例性實施例中，可使用本文所述的半導體工藝步驟(例如下文針對圖2A-2E以及5A-5M示出和討論的那些)來形成LDMOS器件100。出于清晰和簡潔的目的，未針對圖1詳細描述那些工藝步驟，且圖1的描述討論了 LDMOS器件100的各特征而未論述用于形成那些特征的每個具體加工細節(jié)。在其他實施例中，可使用其他半導體加工步驟來生產(chǎn)LDMOS器件100。
[0016]如圖1所示，LDMOS器件100可形成在包括P型埋層101的基板150中。P型埋層101可形成為例如外延層。LDMOS器件100還包括形成在P型埋層101中的N型埋區(qū)102。LDMOS器件100還包括可使用硅局部氧化(LOCOS)工藝例如以本文所述的方式來形成的場氧化物104。[0017]LDMOS器件100還包括多個阱區(qū)、P型硅區(qū)和N型硅區(qū)。例如，LDMOS器件100包括P阱區(qū)109、HV N阱(HVNWELL)區(qū)112、N阱區(qū)115以及N型摻雜漂移(NDD)區(qū)118。LDMOS器件100更進一步包括P區(qū)132 (其可用作LDMOS器件100的主體區(qū))、N型源極區(qū)136和N型漏極區(qū)137。LDMOS器件100還進一步包括柵極電介質(zhì)(例如，高質(zhì)量柵極氧化物)125和多晶硅柵電極126。
[0018]如圖1所示，LDM0S100還包括自對準多晶硅化物191、192和193，其可用于與LDMOS100的各特征形成歐姆接觸。例如，自對準多晶硅化物191可形成對LDM0S100的主體區(qū)(P區(qū)132)和源極區(qū)136的歐姆接觸。自對準多晶硅化物192可與柵極多晶硅126形成歐姆接觸。自對準多晶硅化物193可與LDMOS器件100的漏極區(qū)137形成歐姆接觸。額外的互連層(例如金屬化層)、觸點和通孔可設置在自對準多晶硅化物191、192和193上(或與其電耦合)以為其他電路元件提供到LDMOS器件100的端子的電連接性，或以將LDMOS器件100的端子(源極136和漏極137)與電源的對應端子連接。
[0019]LDMOS器件100還包括RESURF氧化物121，其用于形成雙斜坡場板(其還可被稱為例如漂移區(qū)電介質(zhì)板或漂移區(qū)場電介質(zhì))121。可使用本文所述的技術來形成RESURF氧化物。如圖1所示，RESURF氧化物(場板)121包括第一部分，所述第一部分包括與柵電極126接觸的表面122。第一部分的表面122具有相對于LDMOS器件100的半導體基板的表面的第一斜坡。RESURF氧化物121還包括設置在第一部分上的第二部分，其中第二部分包括也與柵電極126接觸的表面123。RESURF氧化物121的第二部分的表面123具有相對于基板150的頂部表面T的第二斜坡,其中第二斜坡不同于第一斜坡。
[0020]LDMOS器件100的場板(例如，RESURF氧化物121)可被描述為具有設置在半導體基板的頂部表面與柵電極126之間的末端部分(包括表面122、123)。在某些實施例中，柵極電介質(zhì)125還可設置在半導體基板的頂部表面與柵電極126之間(例如，設置在場板的末端部分與柵電極之間)。場板的末端部分可被描述為其末端部分的表面與柵電極126 (或柵極電介質(zhì)125)接觸，其中該表面包括沿著與第二平面不平行的第一平面對齊的第一部分(122)，該表面的第二部分(123)沿著第二平面對齊。在LDMOS器件100中，第一平面與半導體基板的頂部表面不平行且第二平面也與半導體基板的頂部表面不平行。如圖1所示，RESURF氧化物(場板)121的相對末端(與漏極區(qū)137接觸)還可包括具有與柵極電介質(zhì)125和/或柵電極126接觸的末端部分基本上類似的構型的雙斜坡末端部分。
[0021]與常規(guī)LDMOS器件中的柵極電介質(zhì)與場氧化物漂移區(qū)電介質(zhì)之間的界面相比，在LDMOS100中，設置在基板150的頂部表面與柵電極126之間的RESURF氧化物121 (漂移場板)的末端部分(雙斜坡末端部分)的布置導致柵極電介質(zhì)125與RESURF氧化物121之間的界面127處(例如,在娃基板150的表面上第一表面122的斜坡開始處)的電場集邊降低。在某些實施例中，電場集邊的這種降低導致LDMOS器件100的擊穿點從柵極電介質(zhì)125與場板之間的界面的附近移動到LDMOS器件100的本體中，這可導致?lián)舸╇妷?BVon和BVofT)的相應增加。使LDMOS器件100的擊穿點移動到本體中就允許NDD區(qū)118摻雜物劑量增力口，以便與常規(guī)LDMOS器件相比，降低LDM0S100的Rdson，而NDD摻雜物劑量的該增加不導致?lián)舸╇妷旱牟豢山邮艿慕档?。下文針對圖3更詳細討論了此類改善的例子。
[0022]圖2A-2E為不意圖，不出了根據(jù)實施例的用于生產(chǎn)包括雙斜坡場板(例如，用于LDMOS器件的漂移區(qū))的LDMOS器件200的至少一些工藝步驟的剖視圖。圖2A-2E所示的工藝步驟可在生產(chǎn)圖1所示的LDMOS器件100時使用，以及可用于生產(chǎn)例如本文所述的其他半導體器件的特征。
[0023]在圖2A中，LDM0S200包括硅基板250，其包括限定在其中的源極區(qū)251、溝道區(qū)253和漂移區(qū)255。雖然未示出，但LDM0S200還可包括限定在基板250中的漏極區(qū)。為簡化圖2A至2E，概括地示出了源極區(qū)251、溝道區(qū)253和漂移區(qū)255，而無其各個特征的具體細節(jié)。可使用多種掩膜、沉積、蝕刻和/或沉積工藝以及其他半導體制造技術來形成這些區(qū)域(以及相應漏極區(qū))。例如，下文針對圖5A至5M所述的方法可用于形成LDMOS器件200的源極區(qū)251、溝道區(qū)253、漂移區(qū)255和漏極區(qū)(未示出)。
[0024]如圖2A所不,第一電介質(zhì)層形成在娃基板250上。LDM0S200中的第一電介質(zhì)層包括熱生長氧化物層230a，其在一些實施例中可用作RESURF氧化物的第一層。如圖2B所示，第二電介質(zhì)層可形成在熱氧化物230a上。LDMOS器件200中的第二電介質(zhì)層包括沉積氧化物層230b。熱氧化物230a和沉積氧化物230b形成LDM0S200的RESURF氧化物230。在LDM0S200中，熱氧化物230a可直接設置在硅基板250上，沉積氧化物230b可直接設置在熱氧化物230a上。在使用RESURF氧化物230形成的LDMOS器件(例如LDM0S100)的實施例中，第二電介質(zhì)層(沉積氧化物230b)可(垂直地)設置在LDMOS器件的第一電介質(zhì)層(熱氧化物230a)與柵電極(柵極多晶硅126)之間。
[0025]用于形成RESURF氧化物230的材料和那些材料的布置將取決于具體實施。例如，在一個實施例中，沉積氧化物230b可為熱氧化物230a的至少四倍厚。在其他具體實施中，氧化物的厚度的比率可更高、更低或相反。此外，可改變形成(生長或沉積)氧化物的順序。在例如圖2A-2E所示的實施例中，對于相同的蝕刻劑種類，沉積氧化物230b可具有大于熱氧化物230a的蝕刻速率的蝕刻速率。例如，熱氧化物230a的蝕刻速率與沉積氧化物230b的蝕刻速率的比率可為大約1:30，但是其他蝕刻速率比率(例如1:10、1:20、1:40等)也是可能的。在其他實施例中，可使用具有不同蝕刻速率比(比率)的不同材料。在一些實施例中，沉積氧化物230b可包括衍生自原硅酸四乙酯(TEOS)前體(例如，TEOS層)的沉積氧化物層、致密化的沉積氧化物、未致密化的沉積氧化物、使用多種不同類型的化學氣相沉積工藝形成的氮化物層和/或氧化物。在其他實施例中，還可使用其他電介質(zhì)材料來形成RESURF氧化物230。
[0026]如圖2C所示，蝕刻掩膜235形成在沉積氧化物230b的表面上(RESURF氧化物230上)。如本文所述，可使用多種方法來形成蝕刻掩膜235。例如，可使用光刻法和/或使用阻擋層(例如氮化物層)來形成蝕刻掩膜235。在形成蝕刻掩膜235之后，可使用例如緩沖氧化物蝕刻(BOE)工藝，通過蝕刻掩膜235中的開口蝕刻RESURF氧化物230，以形成例如本文所討論的雙斜坡漂移場板。該蝕刻工藝至少由于沉積氧化物230b與熱氧化物230a之間的蝕刻速率的差異所致的過度蝕刻沉積氧化物230b，而產(chǎn)生圖2D所示的RESURF氧化物230的雙斜坡末端部分。如圖2D所示，RESURF氧化物230的雙斜坡末端部分包括第一表面222和第二表面223，其中第一表面222由熱氧化物230a形成且第二表面223由沉積氧化物230b形成。
[0027]在執(zhí)行圖2D的蝕刻工藝之后，可如圖2E所示移除蝕刻掩膜235。如圖2E所示，第一表面222具有與娃基板250的表面不平行且與娃基板250的表面不正交的第一斜坡。還如圖2E所示，第二表面223具有與硅基板250的表面不平行且與硅基板250的表面不正交的第二斜坡。如圖2E所示，第一表面222的第一斜坡始于LDM0S200的溝道區(qū)與漂移區(qū)之間的邊界處，而第二表面223的第二斜坡始于第一表面222的第一斜坡的頂部處。
[0028]在LDM0S200中，如圖2E所示，RESURF氧化物230的雙斜坡末端部分(表面222和223的組合)可以表示為單個表面，這個單個表面具有沿著第一平面對齊的第一部分，而這個單個表面的第二部分沿著第二平面對齊，第一平面與第二平面不平行。在該例子中，第一平面可被描述為與硅基板250的頂部表面不平行，且第二平面可被描述為也與硅基板250的頂部表面不平行。
[0029]在LDM0S200中，表面的第一部分的第一平面相對于硅基板250的頂部表面而限定第一角度，且表面的第二部分的第二平面相對于硅基板250的頂部表面而限定第二角度，其中第一角度小于第二角度。在其他實施例中，第一角度可大于第二角度。換句話講，在LDMOS器件200中，由第一表面222的第一斜坡相對于娃基板250的頂部表面而限定的角度小于由第二表面223的第二斜坡相對于娃基板250的頂部表面而限定的角度。另外在該例子中，在從例如溝道區(qū)觀察時，這單個表面還可表示為基本上的凹表面。更進一步地，單個表面可表不為具有三個拐點,第一拐點位于第一斜坡222的開始處(娃基板250的頂部表面T處)，第二拐點位于第一斜坡222的頂部以及第二斜坡223的開始處，且第三拐點位于第二斜坡223的頂部(RESURF氧化物230的頂部表面TR處)。在其他實施例中，具有成角度部分的額外的電介質(zhì)層可包括在RESURF氧化物230中，所述成角度部分具有與上文所述那些相同或不同的角度。
[0030]在后續(xù)加工步驟中，柵極電介質(zhì)(例如柵極電介質(zhì)125)可形成在溝道區(qū)253上且柵電極(例如柵極多晶硅126)可形成在溝道區(qū)253上以及RESURF氧化物230的至少一部分上(例如，至少第一表面222和第二表面223上)。在一些實施例中，柵極電介質(zhì)還可設置在RESURF氧化物230的頂部表面TR上。此外，可在源極區(qū)251中執(zhí)行源極注入工藝且可在漏極區(qū)(未示出)中執(zhí)行漏極注入工藝。在某些實施例中，這些注入工藝可包括相同注入步驟中的一者或多者。在其他實施例中，可使用不同注入步驟來執(zhí)行注入工藝。
[0031 ] 圖3為表300，示出了常規(guī)LDMOS晶體管與根據(jù)實施例的包括雙斜坡場板的LDMOS晶體管的性能參數(shù)的比較。在表300中，在常規(guī)LDMOS器件(包括用作漂移場板的LOCOS場氧化物)與包括使用例如上文針對圖1和圖2所述的RESURF氧化物來形成的雙斜坡場板的LDMOS器件(例如LDMOS器件100)之間進行比較。表300中所示的數(shù)據(jù)被歸一化且對應于包括用于給定半導體工藝的標準NDD區(qū)摻雜物劑量的常規(guī)LDMOS器件以及具有包括比用于該給定半導體工藝的標準劑量高25%的NDD區(qū)摻雜物劑量的雙斜坡場板的LDMOS器件。
[0032]如圖3所示，常規(guī)(Conv.) LDMOS器件(具有標準NDD區(qū)劑量)的BVoff與具有雙斜坡場板的(新)LDMOS器件(具有標準NDD區(qū)劑量+25%)的BVofT是相當?shù)模哂须p斜坡場板的LDMOS器件的BVoff比常規(guī)LDMOS器件低1%。還如表300所示，如本文所討論，與常規(guī)器件相比，由于電場集邊的降低，具有雙斜坡場板的LDMOS器件的BVon和Rdson顯著地提高。這些擊穿電壓可為大約20-50V (例如，在30-40V的范圍內(nèi))。在該例子中，BVon改善13%以上，而Rdson改善4.75%。雖然增加常規(guī)器件的NDD摻雜物劑量(例如，增加至與具有雙斜坡場板的器件相同的水平)可導致常規(guī)器件的降低的Rdson，但該改善將會導致BVoff和/或BVon的(可能大幅)降低，這對HV LDMOS器件(例如本文所述的那些)而言是不良的。
[0033]圖4為曲線圖400，示出了沿著常規(guī)LDMOS晶體管的傳導通路(例如，從源極區(qū)到漏極區(qū))的表面電場(在半導體基板的頂部表面上)與沿著包括雙斜坡場板的LDMOS晶體管(例如LDMOS器件100)的傳導通路的表面電場的比較。出于舉例說明的目的，還將結(jié)合圖1描述曲線圖400。
[0034]在曲線圖400中，X的歸一化值代表在半導體基板的頂部表面(例如，基板150中的頂部表面T)上距離源極區(qū)(源極136)的距離。這些距離將取決于具體實施例。例如，在一些具體實施中，從源極到漏極的總距離可為大約2-5微米(例如，3.3微米)。
[0035]在圖4中，曲線403代表對于具有LOCOS漂移場板的常規(guī)LDMOS器件而言沿著該距離的表面電場分布。曲線405代表對于具有雙斜坡漂移場板的常規(guī)LDMOS器件(LDM0S100)而言沿著該距離的表面電場分布。如曲線圖400中曲線403所示，由于常規(guī)LDMOS器件的柵極電介質(zhì)與LOCOS漂移場板之間的界面處的電場集邊，因此峰值401出現(xiàn)在電場分布中。此器件的擊穿點將接近該電場峰值在包括對應常規(guī)LDMOS器件的基板的頂部表面上的位置。
[0036]與曲線403相比，曲線405 (對應于具有雙斜坡漂移場板的LDMOS)在柵極電介質(zhì)與雙斜坡場板之間的界面處不具有類似的電場峰值。因此，此LDMOS器件(例如，LDMOS器件100)的擊穿點可位于器件的本體中，而不是位于器件的柵極電介質(zhì)與場板之間的界面處。與常規(guī)LDMOS器件相比，電場集邊的這種降低允許生產(chǎn)具有提高的Rdson及增加的(或相當?shù)?擊穿電壓的HV LDMOS器件。
[0037]圖5A至5M為示意圖，示出了可用于生產(chǎn)LDMOS器件510 (例如，HV LDMOS器件、LNDMOS器件)(例如圖1所示的LDMOS器件100)、多晶硅電阻器540和/或BJT器件580(每一者均在圖5M中示出為器件)的半導體工藝中的至少一些工藝步驟的剖視圖。特別地，在該實施例中，可使用與用于生產(chǎn)LDMOS器件510的一個或多個工藝步驟重疊或?qū)陌雽w工藝中的一個或多個工藝步驟來生產(chǎn)多晶硅電阻器540和/或BJT器件580的部分。LDMOS器件510、多晶硅電阻器540和BJT器件580集成到器件500 (還可稱為集成電路)中。將LDMOS器件510生產(chǎn)在器件500的LDMOS區(qū)511中，將多晶硅電阻器540生產(chǎn)在器件500的電阻器區(qū)541中，并將BJT器件580生產(chǎn)在器件500的BJT區(qū)581中。如圖5M所示，BJT器件580包括集電極550、基極560和發(fā)射極570。
[0038]盡管圖5A至5M的剖視示意圖示出了 BCDMOS工藝中的工藝步驟，但本文所述的技術可應用于多種半導體工藝中。由圖5A至5M所示的剖視圖所示出的工藝步驟的順序以舉例的方式給出。因此，簡化了各工藝步驟和/或未示出中間工藝步驟。在一些實施例中，可以與所示不同的次序來執(zhí)行本文所述的工藝步驟的至少一些。另外，為將圖簡化，在每個圖中，不是所有的元件均重新標有參考編號。在一些實施例中，本文所述的氧化物可包括或可為電介質(zhì)的任何組合，所述電介質(zhì)包括低k電介質(zhì)、二氧化硅、熱生長氧化物、沉積氧化物和/或諸如此類。
[0039]如圖5A所示，器件500在LDMOS區(qū)511中包括基板503以及設置基板503與P型埋區(qū)501之間的N型埋區(qū)502?？墒褂靡幌盗泄に嚥襟E，包括注入工藝步驟、氧化工藝步驟、外延生長步驟和/或諸如此類，來形成P型埋區(qū)501和N型埋區(qū)502。在一些實施例中，N型埋區(qū)502和P型埋區(qū)501的至少一部分可形成在一個或多個外延層(例如，P型外延層)中，所述一個或多個外延層串聯(lián)形成(例如，以堆疊的方式形成、在不同時間段期間用中間工藝步驟或?qū)觼韺⒁徽咝纬稍诹硪徽咧?。例如，可將第一 P型外延層形成在基板503上，并且可將第二 P型外延層形成在第一 P型外延層上。外延層可具有介于大約0.5 μ m到3 μ m之間的厚度。在一些實施例中，外延層的一者或多者可具有小于大約0.5 μ m或大于大約6 μ m的厚度。在一些實施例中，外延層可具有不同厚度。
[0040]如果外延層形成在基板503上，則外延層與基板503可統(tǒng)稱為硅器件區(qū)505。硅器件區(qū)505的頂部表面T在圖5A中以虛線示出。硅器件區(qū)505的頂部表面T可為水平對齊的基本上平坦的頂部表面T，并且垂直方向可基本上垂直于頂部表面T。盡管頂部表面T和硅器件區(qū)505可能不在每個圖中均示出，但在隨后及先前的圖中涉及到了這些特征。
[0041]如圖5A所示，高電壓N阱(HVNWELL)區(qū)512形成在P型埋區(qū)501中。在一些實施例中，可使用HVNWELL光刻工藝和N型注入工藝(例如，HVNWELL注入工藝)來形成HVNWELL區(qū) 512。
[0042]如果將兩個外延層形成在基板503上且第一外延層設置在第二外延層與基板503之間，則HVNWELL區(qū)512可具有大約等于設置在第一外延層上的第二外延層的深度的深度。在一些實施例中，HVNWELL區(qū)512可具有小于第二外延層的深度的深度，或者可具有超過第二外延層的深度的深度使得HVNWELL區(qū)512的至少一部分設置在第一外延層中。在一些實施例中，HVNWELL區(qū)512的至少一部分可設置在基板530中。
[0043]在該實施例中，在HVNWELL區(qū)512已形成之后，形成氮化物層506。氮化物層506的部分形成在LDMOS區(qū)511中，并且氮化物層506的部分形成在BJT區(qū)581(如，集電極、基極和發(fā)射極之間的部分)中。氮化物層506在一些實施例中可為沉積層，并可使用多種加工步驟(包括光刻工藝步驟、蝕刻步驟和/或諸如此類)來形成。
[0044]在氮化物層506已形成之后，形成場氧化物504。場氧化物504可具有與氮化物層506的這些部分中至少一些接觸或設置在其下方的部分。如圖5A所示，場氧化物504的至少一部分可設置在硅器件區(qū)505的頂部表面T上方，并且場氧化物504的至少一部分可設置在硅器件區(qū)505的頂部表面T下方。在一些實施例中，可使用LOCOS工藝來將場氧化物504作為硅局部氧化(LOCOS)而形成。在一些實施例中，場氧化物504可具有介于
2000 (埃)A與7000A之間的厚度(例如，3000A、4500A、5000A)。盡管圖5A未
示出，但在一些實施例中，可執(zhí)行緩沖氧化、墊氧化、犧牲氧化和/或諸如此類。
[0045]圖5B為剖視示意圖，示出了在氮化物層506已移除之后的器件500。在氮化物層506已移除之后，可將P阱掩膜508 (或其部分)形成在器件500的至少一些部分上。未用P阱掩膜508遮掩(或通過P阱掩膜508暴露)的器件500的部分將摻雜P型摻雜物以形成圖5C所示的一個或多個P阱區(qū)509。如圖5B所示，P阱掩膜508形成在LDMOS區(qū)511的至少一些部分的上方和BJT區(qū)581的至少一些部分的上方。除其他類型的注入(包括防穿通(APT)注入、N型閾值電壓調(diào)節(jié)(NVT)注入、深隔離注入和/或諸如此類)外，還可使用P阱注入來形成P阱區(qū)509。在本說明書通篇中，掩膜可為或可包括光致抗蝕劑或其他材料(例如氮化物)。
[0046]如圖5C所示，若干P阱區(qū)509在LDMOS區(qū)511中相對于HVNWELL區(qū)512側(cè)向地形成，使得HVNWELL區(qū)512設置在P阱區(qū)509之間(例如，設置在兩個P阱區(qū)509之間)。另外，如圖5C所示，P阱區(qū)509 (例如，P阱區(qū)509的另一部分)在電阻器區(qū)541中形成在場氧化物504的下方。因此，P阱區(qū)509具有至少一部分設置在電阻器區(qū)541中位于場氧化物504與P型埋區(qū)501之間。盡管圖5B未示出，但在一些實施例中，P阱掩膜508的至少一些部分可形成在電阻器區(qū)541的至少一些部分上，使得P阱區(qū)509的至少一些部分可不形成在場氧化物504下方。在一些實施例中，可將不同類型的P型區(qū)形成在電阻器區(qū)541的P型埋區(qū)501中。
[0047]在一些實施例中，可將用于形成P阱區(qū)509的P阱注入工藝用于在BJT器件(未示出)(例如，NPN BJT器件)的基極中形成P阱區(qū)。在該實施例中，用于形成P阱區(qū)509的P阱注入工藝不用于形成BJT器件580的基極560。在一些實施例中，可將P阱摻雜或注入工藝用于形成BJT器件580的至少一部分。
[0048]圖為剖視示意圖，示出了 N阱掩膜513 (或其部分)在器件500的至少一些部分上的形成。未用N阱掩膜513遮掩(或通過N阱掩膜513暴露)的器件500的部分(例如，LDMOS區(qū)511)將摻雜N型摻雜物以形成一個或多個N阱區(qū)515。在該實施例中，N阱區(qū)515形成在LDMOS區(qū)511的HVNWELL區(qū)512中。除其他類型的注入(包括APT注入、P型閾值電壓調(diào)節(jié)(PVT)注入和/或諸如此類)外，還可使用N阱注入來形成N阱區(qū)515。
[0049]在一些實施例中，可將用于形成N講區(qū)515的N講注入工藝用于在BJT器件(未不出)(例如，PNP BJT器件)的基極中形成N阱區(qū)。在該實施例中，用于形成N阱區(qū)515的N阱注入工藝不用于在BJT器件580的基極560中形成摻雜區(qū)。換句話講，BJT器件580不包括N阱摻雜或注入工藝。在一些實施例中，可將N阱摻雜或注入工藝用于形成BJT器件580的至少一部分。
[0050]如圖5E所示，RESURF氧化物520形成在器件500上。在一些實施例中，RESURF氧化物520可為熱氧化物和沉積氧化物(例如本文所述的)的任何組合。在一些實施例中，RESURF氧化物520可包括設置在沉積氧化物層上的熱氧化物層，或反之亦然。在一些實施
例中，熱氧化物可具有介于大約IOA與1000A之間的厚度，并且沉積氧化物可具有介于大約IOA與1500A之間的厚度。例如，RESURF氧化物520可包括大約200.A的熱氧化物
以及大約800人的沉積氧化物。盡管圖5E未示出，但在一些實施例中，在將RESURF氧化物
520形成在器件500上之前，可移除形成在器件500上的犧牲氧化物。
[0051]圖5F為剖視示意圖，示出了在已移除圖5E中所示的RESURF氧化物520的至少一些部分以形成RESURF氧化物521、522 (或RESURF氧化物或RESURF氧化物層的部分)之后的器件500。在一些實施例中，可使用一種或多種掩膜工藝和/或一種或多種蝕刻工藝(例如上文針對圖2A-2E所述的)來移除RESURF氧化物520的部分。如圖5F所示，RESURF氧化物522的至少一部分設置在電阻器區(qū)541中的場氧化物504上。另外，RESURF氧化物523的至少一些部分設置在包括在BJT區(qū)581中的BJT器件580的發(fā)射極570上。特別地，RESURF氧化物523的至少一部分設置在BJT區(qū)581中的發(fā)射極570的暴露硅表面(例如，硅器件區(qū)505的暴露硅表面(例如，頂部表面T))上。另外，盡管未標記，但RESURF氧化物520的剩余部分設置在集電極550的至少一部分上。
[0052]另外，如圖5F所示，RESURF氧化物521 (其衍生自RESURF氧化物520)的部分設置在LDMOS區(qū)511中的LDMOS器件510的暴露硅表面(例如，硅器件區(qū)505的暴露硅表面)上。特別地，RESURF氧化物521的一部分設置在HVNWELL區(qū)512上和N阱區(qū)515上。如圖5F (及隨后的圖)所示，RESURF氧化物521具有雙斜坡末端部分(例如，上文針對圖1和圖2A-2E所述的)。另外，雖然圖5F至5M未示出，但RESURF氧化物522、523也可在其末端具有雙斜坡部分。RESURF氧化物522、523的具體構型取決于具體實施。
[0053]圖5G為剖視示意圖，示出了與器件500中的基極注入?yún)^(qū)519并發(fā)形成的N型摻雜漂移(NDD)區(qū)518的形成。特別地，NDD區(qū)518形成在HVNWELL區(qū)512中，并且基極注入?yún)^(qū)519并發(fā)(例如，同時)形成在BJT區(qū)581中?？墒褂靡圆煌芰繄?zhí)行的多個注入操作來形成NDD區(qū)618。NDD區(qū)518可用作LDMOS區(qū)511中的LDMOS器件510的漂移區(qū)并可具有增加的漂移劑量(與常規(guī)LDMOS器件相比)以降低LDMOS器件510的Rdson。
[0054]使用NDD掩膜524和N型注入工藝(例如，單個N型注入工藝)來形成NDD區(qū)518和基極注入?yún)^(qū)519。如圖5G所示，用于在LDMOS區(qū)511中的LDMOS器件510中形成NDD區(qū)518的N型注入工藝是與用于形成包括在BJT區(qū)581的基極560中的基極注入?yún)^(qū)519相同的N型注入工藝。因此，如圖5G所示，在NDD區(qū)518 (例如，η型漂移區(qū))的至少掩膜步驟和注入步驟期間，BJT器件580的基極560和發(fā)射極570也在NDD掩膜524 (其可稱為漂移區(qū)掩膜或漂移劑量掩膜)中開放(例如，暴露、未遮掩)并被注入。
[0055]如圖5G所示，NDD區(qū)518和基極注入?yún)^(qū)519各自具有大于N阱區(qū)515的深度的深度。如上文所討論，NDD區(qū)518和基極注入?yún)^(qū)519可各自具有小于N阱區(qū)515的深度的深度。如圖5G所示，NDD區(qū)518和基極注入?yún)^(qū)519具有大于N阱區(qū)515的橫向(或水平)寬度Q的橫向(或水平)寬度R (從左至右或反之亦然)。
[0056]盡管圖5G未示出，但PDD區(qū)也可以與HVLPDM0S器件或HVPMOS器件(未示出)及NPN BJT器件(未示出)類似的方式形成。可使用雙斜坡場板(例如本文所述的那些)來形成這樣的高電壓P型器件。HVLPDM0S器件或HVPMOS器件的PDD區(qū)所用的P型注入還可用于摻雜NPN BJT器件的基極。HVLPDM0S器件或HVPMOS器件的PDD區(qū)可用作HVLPDM0S器件或HVPMOS器件的漂移區(qū)。換句話講，在NPN BJT器件(未示出)中，P型漂移區(qū)注入可用于摻雜NPN BJT器件，并且至少一個NPN BJT器件可不包括P阱摻雜或注入。
[0057]如上文所提及，在一些實施例中，除使用漂移區(qū)注入所形成的BJT器件(例如，BJT器件580)之外，可借助使用P阱工藝(對于NPN BJT器件而言)所形成的基極注入?yún)^(qū)來生產(chǎn)一個或多個BJT器件(未示出)，并且可借助使用N阱工藝(對于PNP BJT器件而言)所形成的基極注入?yún)^(qū)來生產(chǎn)一個或多個BJT器件(未示出)。
[0058]圖5Η為剖視示意圖，示出了多晶娃部分在器件500上的形成。如圖5Η所示,柵極多晶硅526 (其還可稱為柵電極)形成在LDMOS區(qū)511中，并且電阻器多晶硅542 (還可稱為多晶硅部分)形成在電阻器區(qū)541中。在一些實施例中，柵極多晶硅526和電阻器多晶娃542可作為多晶娃層的一部分而形成。在一些實施例中，柵極多晶娃526和電阻器多晶娃542可作為相同多晶娃形成工藝的一部分而形成。在一些實施例中，用于形成柵極多晶娃526的多晶娃沉積工藝可與用于形成電阻器多晶娃542的多晶娃沉積工藝相同。因此，電阻器多晶硅542和柵極多晶硅526可并發(fā)形成，而不是使用不同多晶硅工藝步驟形成。在一些實施例中，多晶硅沉積工藝可包括一個或多個掩膜工藝步驟、一個或多個蝕刻步驟和/或諸如此類。
[0059]如圖5Η所示，電阻器多晶硅542設置在RESURF氧化物522上，所述RESURF氧化物設置在場氧化物504上。因此，RESURF氧化物522和場氧化物504設置在電阻器多晶硅542與P阱區(qū)509之間。在該實施例中，多晶硅形成不包括BJT區(qū)581。盡管圖5Η未示出，但在一些實施例中，電阻器多晶硅542可直接形成在場氧化物504上。在這樣的實施例中，在電阻器區(qū)541中的場氧化物504的至少一部分上可不形成(例如，可不包括)RESURF氧化物522。換句話講，在一些實施例中，RESURF氧化物522可不設置在場氧化物504與電阻器多晶硅542之間。
[0060]如圖5H所示，柵極氧化物525形成(例如，在柵極多晶硅526的形成之前)在柵極多晶娃526的至少一部分下方(使得柵極氧化物525設置在柵極多晶娃526與娃器件區(qū)505的頂部表面T之間)。柵極氧化物525下方的區(qū)域可稱為LDMOS器件510的溝道區(qū)。如圖5H所示，柵極氧化物525與RESURF氧化物521的至少一部分接觸。特別地，柵極氧化物525的末端與RESURF氧化物521的至少末端接觸(如，鄰接、鄰近)，例如在RESURF氧化物521
的雙斜坡末端的第一斜坡部分的開始處。在一些實施例中，柵極氧化物525可具有介于5A與425A之間的厚度(例如，50A、120A、200A, 300A, 400人)或更厚的厚度。在一
些實施例中，柵極氧化物525可具有小于RESURF氧化物521的厚度的厚度。
[0061]如圖5H所示，NDD區(qū)518的邊界(例如，如在該圖中取向的左側(cè)邊界)與硅器件區(qū)505的頂部表面T (其可為外延層的頂部表面)與LDMOS器件510的柵極氧化物525的底部表面之間的界面相交(例如，止于該界面處)。相比之下，N阱區(qū)515的邊界(例如，如在該圖中取向的左側(cè)邊界)可與娃器件區(qū)505的頂部表面T (其可為外延層的頂部表面)與LDMOS器件510的RESURF氧化物520的底部表面之間的界面相交。如圖5H所示，NDD區(qū)518 (柵極氧化物525下方)的邊界可與HVNWELL區(qū)512的邊界大約相同(例如，與之對應或相鄰)。
[0062]如圖5H所示，N阱區(qū)515設置在NDD區(qū)518中，所述NDD區(qū)設置在HVNWELL區(qū)512中，并且HVNWELL區(qū)512設置在(例如橫向地設置在)P阱區(qū)509的部分之間。因此，N阱區(qū)515、NDD區(qū)518和HVNWELL區(qū)512具有不同橫截面積。
[0063]如圖5H所示，NDD區(qū)518的邊界(例如，如在該圖中取向的右側(cè)邊界)與場氧化物504和硅器件區(qū)505之間的界面相交(例如，止于該界面處)。換句話講，NDD區(qū)518的邊界(例如，如在該圖中取向的右側(cè)邊界)止于場氧化物504的底部表面處。相似地，N阱區(qū)515的邊界(例如，如在該圖中取向的右側(cè)邊界)也與場氧化物504與硅器件區(qū)505之間的界面相交(例如，止于該界面處)。換句話講，N阱區(qū)515的邊界(例如，如在該圖中取向的右側(cè)邊界)止于場氧化物504的底部表面處。如圖5H所示，NDD區(qū)518 (柵極氧化物525下方)的邊界(例如，如在該圖中取向的右側(cè)邊界)不與N阱區(qū)515的邊界(例如，如在該圖中取向的右側(cè)邊界)或HVNWELL區(qū)512的邊界(例如，如在該圖中取向的右側(cè)邊界)對應(例如，與之分隔開)。
[0064]圖51為剖視示意圖，示出了用于形成P區(qū)532 (其可為LDMOS器件510的主體區(qū))以及用于至少摻雜柵極多晶硅526的部分533和電阻器多晶硅542的部分534的P注入掩膜531。P區(qū)532設置在P阱區(qū)509中。P區(qū)532的深度小于P阱區(qū)509的深度。如圖51所示，用于摻雜P區(qū)532的注入工藝還用于摻雜柵極多晶硅526的部分533和電阻器多晶娃542的部分534。因此，電阻器多晶娃542的部分534可與柵極多晶娃526的部分533及P區(qū)532并發(fā)摻雜。P區(qū)532以及部分533、534的摻雜可為使用P型摻雜物執(zhí)行的相對較輕的摻雜(例如，濃度低于P阱區(qū)509的濃度)。部分534的至少一部分(例如，沿著頂部的中部)可限定電阻器多晶硅542的電阻器主體區(qū)535。換句話講，在LDMOS器件510主體注入期間，P注入掩膜可在電阻器多晶硅542周圍開放(例如，暴露、未遮掩)使得電阻器多晶硅542可被摻雜。P區(qū)532設置在P阱區(qū)509的至少一部分中。
[0065]電阻器多晶娃542的部分534可包括電阻器多晶娃542的電阻器主體區(qū)535的至少一些部分。在一些實施例中，可形成P注入掩膜531 (其可稱為主體注入掩膜)使得僅摻雜電阻器多晶硅542的電阻器主體區(qū)535。P區(qū)532可具有低于P阱區(qū)509的摻雜物濃度(例如，低一個數(shù)量級)的摻雜物濃度。
[0066]在一些實施例中，可借助與用于摻雜P區(qū)532相同的注入工藝(或其步驟)以及借助用于摻雜LDMOS器件510的源極的N型注入來摻雜電阻器多晶硅542。在一些實施例中，可在與NMOS工藝相關的源極/漏極(S/D)注入期間形成源極注入。
[0067]圖5J為剖視示意圖，示出了使用NLDD注入掩膜539形成的N型輕摻雜漏極(NLDD)區(qū)536、537。如圖5J所示，柵極多晶硅526的至少一部分也在NLDD注入工藝期間摻雜。盡管圖5J未示出，也可執(zhí)行P型LDD注入。在一些實施例中，可在執(zhí)行NLDD注入工藝之前和/或在執(zhí)行PLDD注入工藝之前執(zhí)行柵極密封氧化工藝(未示出)。如圖5J所示，NLDD注入工藝不包括電阻器區(qū)541和BJT區(qū)581。在一些實施例中，電阻器區(qū)541和/或BJT區(qū)581的至少一些部分可暴露于NLDD注入。例如，電阻器多晶硅542的至少一部分(例如，其電阻器主體區(qū))可暴露于NLDD注入。
[0068]如圖5K所示，執(zhí)行原硅酸四乙酯(TEOS)沉積工藝和蝕刻，以形成用于LDMOS器件510的墊片551以及用于多晶硅電阻器540的墊片552。可使用墊片回蝕工藝來形成墊片551和墊片552。
[0069]在墊片551、552已形成之后，借助使用P+注入掩膜553 (其可稱為源極掩膜和/或漏極掩膜)的P+注入工藝(其為源極注入工藝和/或漏極注入工藝的一種類型)來摻雜電阻器多晶娃542的每個末端，以形成P+區(qū)555、556。P+注入掩膜可與PMOS器件(未不出)的P+源極/漏極(S/D)注入相關。電阻器多晶硅542的末端(或接觸區(qū))可用P型摻雜物進一步摻雜，使得隨后可使用(或經(jīng)由)多晶硅電阻器540的P+區(qū)555、556來形成歐姆(而不是整流)接觸。如圖5K所示，電阻器多晶硅542的此前已摻雜的末端部分未用P+注入掩膜553遮掩(或通過P+注入掩膜553暴露)以形成P+區(qū)555、556。在一些實施例中，P+區(qū)可稱為多晶硅電阻器540的接觸區(qū)。電阻器主體區(qū)535 (例如，圖51所示)可設置在P+區(qū)555、556 之間。
[0070]另外，如圖5K所示，用P+注入來摻雜BJT器件580的發(fā)射極570以在基極注入?yún)^(qū)519中形成P+區(qū)557。因此，可用與PMOS器件相關的P+注入工藝來并發(fā)摻雜多晶硅電阻器540的至少一些部分以及BJT器件580的至少一些部分。如圖5K所示，集電極550還包括P+區(qū)558。
[0071]在該實施例中，僅示出P+注入。在一些實施例中，還可執(zhí)行與NMOS器件(未示出)相關的N+源極/漏極注入。盡管該實施例中未示出，但可用與NMOS器件相關的N+注入工藝來并發(fā)摻雜多晶硅電阻器(未示出)的至少一些部分以及NPN BJT器件(未示出)的至少一些部分。
[0072]在P+注入工藝已執(zhí)行之后，如圖5L所示，在器件500上形成(例如，沉積、生長)自對準多晶硅化物阻擋氧化物561。在一些實施例中，自對準多晶硅化物阻擋氧化物561可稱為自對準多晶硅化物氧化物。然后可對自對準多晶硅化物阻擋氧化物561圖案化，使得自對準多晶硅化物阻擋氧化物561被移除，但器件500的不需要形成自對準多晶硅化物的區(qū)域(例如電阻器多晶硅542的中央P摻雜部分)除外。在對自對準多晶硅化物阻擋氧化物561圖案化之后,可在器件500上形成金屬層(未不出)。然后該金屬層可作為自對準多晶娃化物工藝的一部分而反應(例如，與跟金屬層接觸的硅反應)。因此，在自對準多晶硅化物加工期間，自對準多晶硅化物形成在電阻器多晶硅542的P+區(qū)555、556上，而不形成在電阻器主體(設置在P+區(qū)555、556之間的電阻器多晶硅542的中央P摻雜部分(其用LNDMOS P型主體注入來摻雜))上。
[0073]相似地，可對自對準多晶硅化物阻擋氧化物561蝕刻(圖案化)，使得自對準多晶硅化物591、592和593可分別形成在如圖5M所示的LDMOS器件510的柵極、源極和漏極上。另外，可將自對準多晶娃化物594和595形成在多晶娃電阻器540的每個末端上(分別形成在P+區(qū)555和556上)。最后，可將自對準多晶硅化物596、597、598分別形成在BJT器件580的集電極550、基極560和發(fā)射極570的每一者上。未示出繼自對準多晶硅化物的形成之后的工藝步驟，例如觸點形成、鈍化、金屬化、電介質(zhì)和通孔形成。
[0074]在一些實施例中，器件500中可包括額外類型的半導體結(jié)構。例如，除BJT器件580、多晶硅電阻器540和LDMOS器件510之外，還可將電容器器件形成在器件500中。
[0075]圖6為流程圖，示出了根據(jù)實施例的形成具有雙斜坡場板的LDMOS器件(例如LDMOS器件100)的方法600。可使用本文所述的半導體加工操作(步驟)(例如，針對圖2A-2E以及5A-5M所述的那些操作)來實施方法600。因此，在圖6所示的方法600的以下描述中，將視情況進一步參考本公開的其他圖。
[0076]方法600包括，在方框610處，在半導體基板中形成溝道區(qū)(例如，LDMOS器件的溝道區(qū))?？墒褂枚喾N掩膜、沉積和/或注入操作(例如本文所述的那些)來形成方框610的溝道區(qū)。例如，在一個實施例中，可至少部分地使用一種或多種阱形成工藝、柵極氧化形成工藝以及柵極多晶硅形成工藝(例如上文針對圖5A至5M所討論的那些)來形成溝道區(qū)。在其他實施例中，可使用其他半導體加工操作來形成溝道區(qū)。
[0077]在方框620處，方法600包括與溝道區(qū)相鄰地在半導體基板中形成漂移區(qū)。可使用多種掩膜和/或注入操作(例如本文所述的那些)來形成方框630的漂移區(qū)。例如，在一個實施例中，可至少部分地使用一種或多種阱形成工藝和NDD工藝(例如上文針對圖5A至5M所討論的那些)來形成漂移區(qū)。在其他實施例中，可使用其他半導體加工操作來形成漂移區(qū)。
[0078]在方框630處,方法600包括在半導體基板上形成第一電介質(zhì)層。在一個實施例中，方框630的第一電介質(zhì)層可為用作RESURF氧化物的第一電介質(zhì)層的熱生長氧化物層(例如，RESURF氧化物230的熱氧化物230a)。在方框640處，方法600包括在第一電介質(zhì)層上形成第二電介質(zhì)層。在示例性實施例中，方框640的第二電介質(zhì)層可為用作RESURF氧化物的第二電介質(zhì)層的沉積氧化物(例如，RESURF氧化物230的沉積氧化物230b)。
[0079]在方框650處,方法600包括在第二電介質(zhì)層上形成掩膜層?？墒褂霉饪碳夹g來形成方框650的掩膜層以形成圖案，RESURF氧化物通過該圖案蝕刻(例如，使用濕法Β0Ε)而形成設置在方框620的漂移區(qū)上方的場板(漂移區(qū)場電介質(zhì)板)的一個(或多個)雙斜坡末端部分。例如，可將光致抗蝕劑旋涂在半導體基板晶片上，然后使用紫外線來暴露。然后可移除暴露部分(或未暴露部分，取決于抗蝕劑類型和/或具體實施)以形成掩膜層。
[0080]在方框660處，通過掩膜層中的開口來蝕刻RESURF氧化物(第一和第二電介質(zhì)層)。在方法600中，方框660處的蝕刻導致第一電介質(zhì)層和第二電介質(zhì)層從LDMOS器件的溝道區(qū)中移除。方框660處的蝕刻還導致第一電介質(zhì)具有帶有相對于半導體基板的頂部表面的第一斜坡(例如，斜坡222)的表面，其中第一斜坡始于溝道區(qū)與漂移區(qū)之間的邊界(在LDMOS器件的柵極電介質(zhì)的一個末端)處。方框660處的蝕刻還導致第二電介質(zhì)具有帶有相對于半導體基板的頂部表面的第二斜坡(例如，第二斜坡222)的表面，其中第二斜坡不同于第一斜坡且始于第一斜坡的頂部處。如本文所討論，可由以下中一者或多者來控制第一斜坡和第二斜坡的布置以及第一斜坡與第二斜坡之間的差異:第一和第二電介質(zhì)層的各自厚度、第一和第二電介質(zhì)層所使用的各自的材料、和/或第一和第二電介質(zhì)層的各自的蝕刻速率(例如，對于給定的蝕刻劑而言)的差異。
[0081 ] 方法600還包括在方框670處形成柵極電介質(zhì)(在溝道區(qū)上方)。在某些實施例中，方框670的柵極電介質(zhì)的形成可作為方框610處形成溝道區(qū)的一部分而被包括。在其他實施例中，可以多種可能的次序來執(zhí)行用于形成LDMOS器件(包括柵極電介質(zhì))的溝道區(qū)的各個半導體工藝步驟。
[0082]在方框680處，方法600包括形成柵電極(例如柵極多晶硅126或柵極多晶硅526),其中柵電極設置在柵極電介質(zhì)(方框670的柵極電介質(zhì))上、設置在第一電介質(zhì)層(方框660的第一電介質(zhì)層)的表面上以及設置在第二電介質(zhì)層(方框660的第二電介質(zhì)層)的表面上。在某些實施例中，如同方框670的柵極電介質(zhì)一樣,方框680的柵電極的形成可作為方框610處形成溝道區(qū)的一部分而被包括。在其他實施例中，可以多種可能的次序來執(zhí)行用于形成LDMOS器件(包括柵電極)的溝道區(qū)的各個半導體工藝步驟。
[0083]可在數(shù)字電子電路中或在計算機硬件、固件、軟件中或在它們的組合中實現(xiàn)本文所述的各技術的具體實施。方法的部分也可由專用邏輯電路(例如，F(xiàn)PGA (現(xiàn)場可編程門陣列)或ASIC (專用集成電路))來執(zhí)行，并且設備可作為專用邏輯電路(例如，F(xiàn)PGA (現(xiàn)場可編程門陣列)或ASIC (專用集成電路))來實現(xiàn)。
[0084]可在計算系統(tǒng)中實現(xiàn)具體實施，該計算系統(tǒng)包括后端部件(例如，數(shù)據(jù)服務器)，或者包括中間件部件(例如，應用服務器)，或者包括前端部件(例如，具有圖形用戶界面或網(wǎng)頁瀏覽器的客戶端計算機(用戶可通過該圖形用戶界面或網(wǎng)頁瀏覽器與具體實施交互))，或者這樣的后端、中間件或前端部件的任何組合。部件可通過數(shù)字數(shù)據(jù)通信的任何形式或介質(zhì)(例如，通信網(wǎng)絡)進行互連。通信網(wǎng)絡的例子包括局域網(wǎng)(LAN)和廣域網(wǎng)(WAN)，例如互聯(lián)網(wǎng)。
[0085]一些具體實施可使用各種半導體處理和/或封裝技術來實現(xiàn)。一些實施例可使用與半導體基板相關的各種半導體處理技術來實現(xiàn)，這些半導體基板包括但不限于例如硅
(Si)、砷化鎵(GaAs)、碳化硅(SiC)和/或諸如此類。
[0086]雖然所述具體實施的某些特征已如本文所述進行舉例說明，但本領域技術人員此時將想到許多修改形式、替代形式、變化形式和等同形式。因此，應當理解，所附權利要求旨在涵蓋落入實施例的范圍內(nèi)的所有這樣的修改形式和變化形式。應當理解，它們僅以舉例的方式而不是以限制的方式呈現(xiàn)，并且可在形式和細節(jié)方面進行各種改變。本文所述的設備和/或方法的任何部分可以任何組合加以組合，但相互排斥的組合除外。本文所述的實施例可包括所述的不同實施例的功能、部件和/或特征的各種組合和/或子組合。
【權利要求】
1.一種橫向擴散金屬氧化物半導體晶體管，即LDMOS晶體管，包括: 源極區(qū)，所述源極區(qū)設置在半導體基板中； 漏極區(qū)，所述漏極區(qū)設置在所述半導體基板中； 溝道區(qū)，所述溝道區(qū)設置在所述半導體基板中位于所述源極區(qū)與所述漏極區(qū)之間； 漂移區(qū)，所述漂移區(qū)設置在所述半導體基板中位于所述溝道區(qū)與所述漏極區(qū)之間； 場電介質(zhì)板，所述場電介質(zhì)板設置在所述半導體基板上位于所述漂移區(qū)的至少一部分上方；以及 柵電極，所述柵電極設置在所述場電介質(zhì)板的至少一部分上， 所述場板包括: 第一部分，所述第一部分具有與所述柵電極接觸的表面，所述第一部分的所述表面具有相對于所述半導體基板的表面的第一斜坡；以及 第二部分，所述第二部分設置在所述第一部分上并具有與所述柵電極接觸的表面，所述第二部分的所述表面具 有相對于所述半導體基板的所述表面的第二斜坡，所述第二斜坡不同于所述第一斜坡。
2.根據(jù)權利要求1所述的LDMOS晶體管，其中所述第一斜坡始于所述溝道區(qū)與所述漂移區(qū)之間的邊界處。
3.根據(jù)權利要求1所述的LDMOS晶體管，其中所述第二斜坡始于所述第一斜坡的頂部處。
4.根據(jù)權利要求1所述的LDMOS晶體管，其中: 所述第一斜坡與所述半導體基板的所述表面不平行且與所述半導體基板的所述表面不正交；并且 所述第二斜坡與所述半導體基板的所述表面不平行且與所述半導體基板的所述表面不正交。
5.根據(jù)權利要求1所述的LDMOS晶體管，其中所述場板的所述第一部分包括第一電介質(zhì)并且所述場板的所述第二部分包括第二電介質(zhì)。
6.根據(jù)權利要求1所述的LDMOS晶體管，其中所述場板的所述第一部分包括直接設置在所述半導體基板上的熱生長氧化物并且所述場板的所述第二部分包括直接設置在所述熱生長氧化物上的沉積氧化物。
7.根據(jù)權利要求1所述的LDMOS晶體管，其中由所述第一斜坡限定的角度小于由所述第二斜坡限定的角度。
8.根據(jù)權利要求1所述的LDMOS晶體管，其中所述場板的所述第一部分包括直接設置在所述半導體基板上的熱生長氧化物并且所述場板的所述第二部分包括直接設置在所述熱生長氧化物上的沉積氧化物，對于相同的蝕刻劑，所述沉積氧化物具有的蝕刻速率不同于所述熱生長氧化物的蝕刻速率。
9.根據(jù)權利要求1所述的LDMOS晶體管，其中所述場板的所述第一部分包括第一電介質(zhì)并且所述場板的所述第二部分包括第二電介質(zhì)，所述第二電介質(zhì)具有的厚度不同于所述第一電介質(zhì)的厚度。
10.根據(jù)權利要求1所述的LDMOS晶體管，其中: 所述源極區(qū)、所述漏極區(qū)和所述漂移區(qū)包括η型硅；并且所述溝道區(qū)包括P型硅。
11.根據(jù)權利要求1所述的LDMOS晶體管，其中: 所述源極區(qū)、所述漏極區(qū)和所述漂移區(qū)包括P型硅；并且 所述溝道區(qū)包括η型硅。
12.—種橫向擴散金屬氧化物半導體晶體管，即LDMOS晶體管，包括: 溝道區(qū)，所述溝道區(qū)設置在半導體基板中； 柵極電介質(zhì)，所述柵極電介質(zhì)設置在所述溝道區(qū)上； 漂移區(qū)，所述漂移區(qū)設置在所述半導體基板中與所述溝道區(qū)相鄰；以及場板，所述場板具有設置在所述半導體基板的頂部表面與所述柵極電介質(zhì)之間的末端部分，所述末端部分具有與所述柵極電介質(zhì)接觸的表面，所述表面具有沿著與第二平面不平行的第一平面對齊的第一部分，所述表面的第二部分沿著所述第二平面對齊，所述第一平面與所述半導體基板的所述頂部表面不平行并且所述第二平面與所述半導體基板的所述頂部表面不平行。
13.根據(jù)權利要求12所述的LDMOS晶體管，其中: 所述場板的所述第一部分包括熱生長氧化物；并且 所述場板的所述第二部分包括沉積氧化物。
14.根據(jù)權利要求12所述的LDMOS晶體管，其中: 所述場板的所述第一部分包括熱生長氧化物；并且 所述場板的所述第二部分包括衍生自原硅酸四乙酯前體，即TEOS前體，的沉積氧化物。
15.根據(jù)權利要求12所述的LDMOS晶體管，其中: 所述場板的所述第一部分包括熱生長氧化物；并且 所述場板的所述第二部分包括致密化的沉積氧化物。
16.根據(jù)權利要求12所述的LDMOS晶體管，其中: 所述場板的所述第一部分包括熱生長氧化物；并且 所述場板的所述第二部分包括未致密化的沉積氧化物。
17.根據(jù)權利要求12所述的LDMOS晶體管，其中: 所述表面的所述第一部分的所述第一平面相對于所述半導體基板的所述頂部表面限定第一角度；并且 所述表面的所述第二部分的所述第二平面相對于所述半導體基板的所述頂部表面限定第二角度， 所述第一角度小于所述第二角度。
18.一種形成橫向擴散金屬氧化物半導體晶體管，即LDMOS晶體管的方法，所述方法包括: 在半導體基板中形成溝道區(qū)； 在所述半導體基板中與所述溝道區(qū)相鄰地形成漂移區(qū)； 在所述半導體基板上形成第一電介質(zhì)層； 在所述第一電介質(zhì)層上形成第二電介質(zhì)層； 在所述第二電介質(zhì)層上形成掩膜層；通過所述掩膜層中的開口蝕刻所述第一電介質(zhì)層和所述第二電介質(zhì)層，所述蝕刻導致: 所述第一電介質(zhì)層和所述第二電介質(zhì)層從所述溝道區(qū)中移除； 所述第一電介質(zhì)具有帶有相對于所述半導體基板的頂部表面的第一斜坡的表面，所述第一斜坡始于所述溝道區(qū)與所述漂移區(qū)之間的邊界處；以及 所述第二電介質(zhì)具有帶有相對于所述半導體基板的所述頂部表面的第二斜坡的表面，所述第二斜坡不同于所述第一斜坡且始于所述第一斜坡的所述頂部處。
19.根據(jù)權利要求18所述的方法，其中所述蝕刻包括執(zhí)行緩沖氧化物蝕刻，即BOE，所述第二電介質(zhì)層具有的針對所述BOE的蝕刻速率與所述第一電介質(zhì)層針對所述BOE的蝕刻速率不同。
20.根據(jù)權利要求18所述的方法，還包括: 在所述溝道區(qū)上形成柵極電介質(zhì)；以及 形成柵電極，所述柵電極設置在所述柵極電介質(zhì)上、設置在所述第一電介質(zhì)層的所述表面上以及設置在所述第二電介質(zhì)層的所述表面上。
【文檔編號】H01L21/336GK103996710SQ201410025986
【公開日】2014年8月20日 申請日期:2014年1月20日 優(yōu)先權日:2013年2月18日
【發(fā)明者】金成龍, 馬克·施密特, 克里斯托弗·納薩爾, 史蒂文·萊比格爾 申請人:飛兆半導體公司