一種容量為512M×8bit的立體封裝SDRAM存儲(chǔ)器的制造方法
【專利摘要】本實(shí)用新型涉及一種容量為512M×8bit的立體封裝SDRAM存儲(chǔ)器，包括四個(gè)容量為128M×8bit的SDRAM芯片，還包括從下至上進(jìn)行堆疊的一個(gè)引線框架層和四個(gè)芯片層，引線框架層上設(shè)有用于對(duì)外連接的引腳，每個(gè)芯片層上置放一個(gè)所述SDRAM芯片；所述堆疊的一個(gè)引線框架層和四個(gè)芯片層經(jīng)灌封、切割后在周邊上露出電氣連接引腳，并在外表面設(shè)有鍍金連接線；鍍金連接線將所述一個(gè)引線框架層和四個(gè)芯片層上露出的電氣連接引腳進(jìn)行相應(yīng)連接，引線框架層的引腳作為對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。本實(shí)用新型能相對(duì)降低占用印刷電路板的平面空間。
【專利說(shuō)明】—種容量為512MX8bit的立體封裝SDRAM存儲(chǔ)器
【【技術(shù)領(lǐng)域】】
[0001]本實(shí)用新型涉及存儲(chǔ)設(shè)備，尤其涉及一種容量為512MX8bit的立體封裝SDRAM存儲(chǔ)器。
【【背景技術(shù)】】
[0002]目前，很多印刷電路板(PCB)上都需要裝有SDRAM芯片(SDRAM:動(dòng)態(tài)隨機(jī)數(shù)據(jù)存儲(chǔ)器)，由于每一 SDRAM存儲(chǔ)芯片的容量有限，如果在某一應(yīng)用是要使用很大的SDRAM存儲(chǔ)空間，那么就要擴(kuò)充印刷電路板的面積，然后在上面貼置多個(gè)SDRAM芯片。
[0003]由于在一些特定場(chǎng)所，對(duì)某些使用印刷電路板的設(shè)備所占用的平面空間有一定的限制，可能就需要降低印刷電路板的平面面積；這樣的話，相對(duì)較難地?cái)U(kuò)充SDRAM印刷電路板(PCB)上的存儲(chǔ)空間。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型要解決的技術(shù)問題是提供一種容量為512MX8bit的立體封裝SDRAM
存儲(chǔ)器。
[0005]為實(shí)現(xiàn)上述目的，本實(shí)用新型提供如下技術(shù)方案:
[0006]一種容量為512MX 8bit的立體封裝SDRAM存儲(chǔ)器，包括四個(gè)容量為128MX8bit的SDRAM芯片，其特征在于，還包括從下至上進(jìn)行堆疊的一個(gè)引線框架層和四個(gè)芯片層，弓丨線框架層上設(shè)有用于對(duì)外連接的引腳，每個(gè)芯片層上置放一個(gè)所述SDRAM芯片；所述堆疊的一個(gè)引線框架層和四個(gè)芯片層經(jīng)灌封、切割后在周邊上露出電氣連接引腳，并在外表面設(shè)有鍍金連接線；鍍金連接線將所述一個(gè)引線框架層和四個(gè)芯片層上露出的電氣連接引腳進(jìn)行相應(yīng)連接，引線框架層的引腳作為對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。
[0007]四個(gè)SDRAM芯片的數(shù)據(jù)總線、地址線、WE寫信號(hào)線、CLK時(shí)鐘、CKE時(shí)鐘使能信號(hào)、BA塊選擇信號(hào)、RAS行地址鎖存、CAS列地址鎖存分別復(fù)合，四個(gè)SDRAM芯片的片選信號(hào)線并置。
[0008]由四個(gè)容量為128MX8bit的SDRAM芯片之間連接成容量為512MX8bit的SDRAM存儲(chǔ)器的技術(shù)屬于本【技術(shù)領(lǐng)域】人員通常掌握的技術(shù)，本實(shí)用新型的創(chuàng)造點(diǎn)是利用四個(gè)芯片層來(lái)置放SDRAM芯片，然后通過堆疊、灌封、切割后在外表面設(shè)置鍍金連接線以將置芯片的四個(gè)芯片層和一個(gè)引線框架層的引腳接線連接成一個(gè)立體封裝SDRAM存儲(chǔ)器，通過立體封裝方式避免在一個(gè)芯片層上進(jìn)行并置所有SDRAM芯片，減少了占用印刷電路板的平面空間，從而減少了印刷電路板的平面空間，尤其適合應(yīng)用于航空、航天領(lǐng)域。
【【專利附圖】

【附圖說(shuō)明】】
[0009]圖1為本實(shí)用新型的截面圖；
[0010]圖2為本實(shí)用新型的四個(gè)SDRAM芯片連接示意圖。【【具體實(shí)施方式】】
[0011]如圖1和圖2所示，本實(shí)施例提供的一種容量為512MX8bit的立體封裝SDRAM存儲(chǔ)器，包括從下至上進(jìn)行堆疊的一個(gè)引線框架層和四個(gè)芯片層:一設(shè)有用于對(duì)外連接的引腳11的引腳芯片層I，一貼裝有SDRAM芯片21的芯片層2，一貼裝有SDRAM芯片31的芯片層3，一貼裝有SDRAM芯片41的芯片層4，一貼裝有SDRAM芯片51的芯片層5 ；SDRAM芯片21、31、41、51均采用容量為128MX8bit、TS0P-54(54個(gè)引腳)的封裝SDRAM芯片；堆疊的一個(gè)引線框架層和四個(gè)芯片層經(jīng)灌封、切割后在周邊上露出電氣連接引腳，并在外表面設(shè)有鍍金連接線；鍍金連接線將芯片層上露出的電氣連接引腳進(jìn)行相應(yīng)連接以形成一個(gè)容量為512MX8bit、引腳封裝為TS0P-58 (58個(gè)引腳)或TS0P-54 (54個(gè)引腳)封裝的立體封裝SDRAM存儲(chǔ)器，引線框架層I的引腳11作為立體封裝SDRAM存儲(chǔ)器的對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。
[0012]其中，四個(gè)SDRAM芯片的數(shù)據(jù)總線、地址線、WE寫信號(hào)線、CLK時(shí)鐘、CKE時(shí)鐘使能信號(hào)、BA塊選擇信號(hào)、RAS行地址鎖存、CAS列地址鎖存分別復(fù)合，四個(gè)SDRAM芯片的片選信
號(hào)線并置。
[0013]引線框架層和四個(gè)芯片層可以采用印刷電路板。
[0014]上述立體封裝SDRAM存儲(chǔ)器的制備過程如下:
[0015](I)將引腳11焊接在引線框架層I上；將SDRAM芯片21、31、41、51分別——對(duì)應(yīng)地設(shè)置在芯片層2、3、4、5上；
[0016](2)將引線框架層1、芯片層2、芯片層3、芯片層4、芯片層5從下至上進(jìn)行堆疊；
[0017](3)使用環(huán)氧樹脂對(duì)一個(gè)引線框架層和四個(gè)芯片層進(jìn)行灌封，對(duì)灌封后的一個(gè)引線框架層和四個(gè)芯片層進(jìn)行切割，以讓一個(gè)引線框架層和四個(gè)芯片層在各自的周邊上露出電氣連接引腳；
[0018](4)對(duì)一個(gè)引線框架層和四個(gè)芯片層進(jìn)行表面鍍金以形成鍍金層，此時(shí)，鍍金層與四個(gè)芯片在各自的周邊上露出的電氣連接引腳連接，露出的電氣連接引腳之間都相互連接且同時(shí)也連接引腳；
[0019](5)為了把該分離的信號(hào)結(jié)點(diǎn)分割開，對(duì)鍍金層進(jìn)行表面連線雕刻以形成鍍金連接線，鍍金連接線將引線框架層和芯片層上露出的電氣連接引腳進(jìn)行關(guān)聯(lián)連接以形成一個(gè)容量為512MX8bit、引腳封裝為TS0P-58 (58個(gè)引腳)或TS0P-54 (54個(gè)引腳)封裝的立體封裝SDRAM存儲(chǔ)器，引線框架層I的引腳11作為立體封裝SDRAM存儲(chǔ)器的對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。
[0020]由于本立體封裝SDRAM存儲(chǔ)器的引腳有兩種，58個(gè)引腳的具體用途如表1，54個(gè)引腳的具體用途如表2。
[0021]表1 58引腳的具體用途
[0022]
引腳號(hào)I名稱~[H [HI引腳號(hào)I名稱 [HIffil
~1 NC 無(wú)連接空腳58NC無(wú)連接
2NC 無(wú)連接空腳57NC無(wú)連接51
【權(quán)利要求】
1.一種容量為512MX8bit的立體封裝SDRAM存儲(chǔ)器，包括四個(gè)容量為128MX8bit的SDRAM芯片，其特征在于，還包括從下至上進(jìn)行堆疊的一個(gè)引線框架層和四個(gè)芯片層，引線框架層上設(shè)有用于對(duì)外連接的引腳，每個(gè)芯片層上置放一個(gè)所述SDRAM芯片；所述堆疊的一個(gè)引線框架層和四個(gè)芯片層經(jīng)灌封、切割后在周邊上露出電氣連接引腳，并在外表面設(shè)有鍍金連接線；鍍金連接線將所述一個(gè)引線框架層和四個(gè)芯片層上露出的電氣連接引腳進(jìn)行相應(yīng)連接，引線框架層的引腳作為對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。
2.根據(jù)權(quán)利要求1所述的一種容量為512MX8bit的立體封裝SDRAM存儲(chǔ)器，其特征在于，四個(gè)SDRAM芯片的數(shù)據(jù)總線、地址線、WE寫信號(hào)線、CLK時(shí)鐘、CKE時(shí)鐘使能信號(hào)、BA塊選擇信號(hào)、RAS行地址鎖存、CAS列地址鎖存分別復(fù)合，四個(gè)SDRAM芯片的片選信號(hào)線并置。
【文檔編號(hào)】H01L21/60GK203406280SQ201320385609
【公開日】2014年1月22日 申請(qǐng)日期:2013年6月30日 優(yōu)先權(quán)日:2013年6月30日
【發(fā)明者】王烈洋, 黃小虎, 蔣曉華, 顏軍 申請(qǐng)人:珠海歐比特控制工程股份有限公司