集成電路充電驅(qū)動器及其制造方法
【專利摘要】本發(fā)明提供了一種集成電路充電驅(qū)動器及其制造方法。該制造方法包括：提供基板，基板是p+/p-型外延基板并用作PNP管的集電極，基板包含PNP區(qū)和NMOSFET區(qū)；在基板的NMOSFET區(qū)中形成n型埋層；分別在PNP區(qū)的兩側(cè)和NMOSFET區(qū)的兩側(cè)形成p型下隔離；沉積n-外延，n-外延由p型下隔離隔斷以形成n-外延島；在p型下隔離上形成p型上隔離，且n型埋層位于NMOSFET的p阱下方；在n-外延島上形成多個n+區(qū)，PNP區(qū)中的n+區(qū)用作基極且NMOSFET區(qū)中的n+區(qū)分別用作源極和漏極；在n-外延島上形成多個p+區(qū)，PNP區(qū)中的p+區(qū)用作發(fā)射極，且NMOSFET區(qū)中的p+區(qū)用作p阱；以及在NMOSFET區(qū)上進一步形成柵極。
【專利說明】集成電路充電驅(qū)動器及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路充電驅(qū)動器及其制造方法。特別是，本發(fā)明涉及一種自隔離、耐高壓的集成功率PNP和高壓NMOSFET的集成電路充電驅(qū)動器及其制造方法。
【背景技術(shù)】
[0002]在集成電路制造領(lǐng)域中，隨著功率器件的不斷發(fā)展進步，應(yīng)用電路也越來越復(fù)雜，對控制電路和驅(qū)動技術(shù)的要求也越來越高。雖然單個功率器件的效率提高了、控制簡化了，但電路的復(fù)雜性給使用者提出了新的要求。為便于使用功率器件，功率模塊應(yīng)運而生。功率模塊的設(shè)計目的是將功率器件的配置、散熱，以及驅(qū)動問題在模塊中解決，為用戶提供易于使用、可靠的功率驅(qū)動電路芯片。功率器件的驅(qū)動技術(shù)已走過從電流驅(qū)動到電壓驅(qū)動，光電轉(zhuǎn)換到高壓集成電路的發(fā)展階段。在雙極晶體管的電流驅(qū)動時代，由于損耗很大，為使模塊體積盡可能小，省略了驅(qū)動和保護電路，由客戶外配。但功率模塊的體積還是很大，雜散電感的影響也限制了其向高頻發(fā)展，這些缺陷限制了功率模塊的推廣和發(fā)展。
[0003]功率驅(qū)動電路芯片的發(fā)展，首先由于采用電壓驅(qū)動方式，器件的驅(qū)動更易于實現(xiàn)，其次效率的提高使小型化成為可能。高壓集成電路技術(shù)的應(yīng)用更是使功率驅(qū)動技術(shù)產(chǎn)生了質(zhì)的飛躍。同時驅(qū)動功率的不斷下降、驅(qū)動電路占位空間的大幅減小都有助于推動在一個芯片模塊內(nèi)集成驅(qū)動電路與功率器件。
[0004]從另一方面看，在掌握技術(shù)的同時需要付出昂貴的代價。如果將開發(fā)成本再分?jǐn)偟焦β势骷万?qū)動電路中，將失去價格優(yōu)勢，但相對于獨立開發(fā)而言，整合開發(fā)的成本將大幅度降低，只需要一次投入，大部分開發(fā)成本和風(fēng)險都將轉(zhuǎn)移到產(chǎn)品的制造上，再通過工藝過程的優(yōu)化，可以有機會實現(xiàn)成本大幅降低。

【發(fā)明內(nèi)容】

[0005]針對業(yè)界的上述需求，本發(fā)明提出了一種自隔離、耐高壓的集成功率PNP和高壓NMOSFET的集成電路充電驅(qū)動器及其制造方法的方案。一方面，本發(fā)明采用同一個新型簡化的BCD工藝平臺實現(xiàn)縱向功率PNP管和橫向高壓LDMOS驅(qū)動管的集成，極大縮減了成本。另一方面，本發(fā)明還針對手機充電應(yīng)用提供了一種可兼容分立器件的應(yīng)用方案，令裝配使用更簡單，一顆充電驅(qū)動芯片可替換兩顆分立器件的元器件。
[0006]根據(jù)本發(fā)明的一個方面，提供了一種集成電路充電驅(qū)動器的制造方法，所述集成電路充電驅(qū)動器集成有PNP管和NMOSFET管，該制造方法包括:
[0007]a.提供基板，所述基板是p+/p-型外延基板并用作所述PNP管的集電極，所述基板包含PNP區(qū)和NMOSFET區(qū)；
[0008]b.在所述基板的NMOSFET區(qū)中形成η型埋層；
[0009]c.分別在所述PNP區(qū)的兩側(cè)和所述NMOSFET區(qū)的兩側(cè)形成ρ型下隔離；
[0010]d.沉積η-外延，所述η-外延由所述ρ型下隔離隔斷以形成η-外延島；
[0011]e.在所述ρ型下隔離上形成P型上隔離，所述P型上隔離在所述NMOSFET區(qū)中進一步用作P阱，且所述η型埋層位于NMOSFET的ρ阱下方；
[0012]f.在所述η-外延島上形成多個η+區(qū)，所述PNP區(qū)中的η+區(qū)用作基極且所述NMOSFET區(qū)中的η+區(qū)分別用作源極和漏極；
[0013]g.在所述η-外延島上形成多個ρ+區(qū)，所述PNP區(qū)中的ρ+區(qū)用作發(fā)射極以形成所述PNP管，且所述NMOSFET區(qū)中的ρ+區(qū)用作ρ阱；以及
[0014]h.在所述NMOSFET區(qū)上進一步形成柵極，以形成所述NMOSFET管。
[0015]較佳地，在上述的制造方法的上述步驟d中，所述η-外延的濃度和厚度被調(diào)節(jié)為使得所述PNP管的beta值大于100且共發(fā)射極組態(tài)的擊穿電壓大于20V。
[0016]較佳地，在上述的制造方法的上述步驟e中，所述ρ型上隔離的注入劑量被調(diào)節(jié)為使得NMOSFET管的開啟電壓為IV。
[0017]較佳地，在上述的制造方法的上述步驟f中，在所述η-外延島上形成多個η+區(qū)的同時進行所述PNP管的基極引出以及所述NMOSFET管的源極和漏極引出。
[0018]較佳地，在上述的制造方法的上述步驟g中，在所述η-外延島上形成多個ρ+區(qū)的同時進行所述PNP管的發(fā)射極引出以及所述NMOSFET管的ρ阱引出。
[0019]較佳地，上述的制造方法的上述步驟h進一步包括:hl.在所述NMOSFET區(qū)上淀積TEOS ；h2.在TEOS層上刻蝕出柵氧位置區(qū)域；以及h3.在所述柵氧位置區(qū)域上進行柵氧化工藝。
[0020]較佳地，在上述的制造方法的上述步驟h中，省略了場氧化和硅柵MOS工藝。
[0021]較佳地，在上述的制造方法中，省略了高壓阱工藝和NTUB工藝。
[0022]根據(jù)本發(fā)明的另一方面，還提供了一種由如上所述的制造方法制成的集成電路充電驅(qū)動器，其中所述NMOSFET管的漏極連接至所述PNP管的基極，其中所述PNP管作為功率輸出管且所述NMOSFET管作為所述PNP管的基極電流的控制開關(guān)驅(qū)動管。
[0023]本發(fā)明的制造方法至少包括以下幾個特點:
[0024]I)省略了傳統(tǒng)BCD (Bipolar-CMOS-DMOS)工藝中的高壓阱工藝和NTUB工藝，以Bipolar工藝為基礎(chǔ)平臺，形成高壓縱向雙極器件；
[0025]2)省略了場氧化和多晶等硅柵MOS工藝，并巧妙地把鋁柵工藝和氮化硅電容工藝有機結(jié)合在一起，生成簡易實用的AL柵MOS器件工藝，用于控制驅(qū)動開關(guān)的部分；
[0026]3)通過雙層外延的辦法，精確控制大功率縱向PNP管的增益和耐壓，最終達到高增益高耐壓的最佳平衡，最高耐壓可達20V以上,最大電流可超過0.5VilA,典型beta值大于 100。
[0027]根據(jù)本發(fā)明的制造方法所制成的集成電路充電驅(qū)動器也可以兼容分立器件(PNP+NM0SFET)的應(yīng)用方案，而無需修改PCB。
[0028]與現(xiàn)有技術(shù)相比較，例如在MTK51/52/36/13/73等平臺充電管理應(yīng)用中，本發(fā)明所提供的集成電路充電驅(qū)動器在性能上完全可以替代分立器件PNP+NM0SFET的應(yīng)用方案，且更具有裝配使用更方便、成本價格更低廉等進一步的優(yōu)勢。
[0029]應(yīng)當(dāng)理解，本發(fā)明以上的一般性描述和以下的詳細描述都是示例性和說明性的，并且旨在為如權(quán)利要求所述的本發(fā)明提供進一步的解釋。
【專利附圖】

【附圖說明】[0030]包括附圖是為提供對本發(fā)明進一步的理解，它們被收錄并構(gòu)成本申請的一部分，附圖示出了本發(fā)明的實施例，并與本說明書一起起到解釋本發(fā)明原理的作用。附圖中:
[0031]圖1為本發(fā)明的集成電路充電驅(qū)動器的典型電路結(jié)構(gòu)示意圖。
[0032]圖2為PNP管的剖面結(jié)構(gòu)示意圖。
[0033]圖3為NMOSFET管的剖面結(jié)構(gòu)示意圖。
[0034]圖4為本發(fā)明的制造方法的基本步驟的流程圖。
[0035]圖5為本發(fā)明的集成電路充電驅(qū)動器的典型應(yīng)用框圖。
[0036]圖6為本發(fā)明兼容于分立器件應(yīng)用方案的PCB設(shè)計布圖。
【具體實施方式】
[0037]本發(fā)明的技術(shù)方案的基本原理主要在于:PNP管(例如縱向功率PNP管)作為驅(qū)動芯片的功率輸出管，該功率管要求達到高耐壓、高增益、大電流的應(yīng)用設(shè)計目標(biāo)。NMOSFET管(例如高壓LDM0S)作為PNP功率管控制基極電流的控制開關(guān)驅(qū)動管，實現(xiàn)高壓隔離和電壓驅(qū)動控制的應(yīng)用設(shè)計目標(biāo)。關(guān)鍵的技術(shù)節(jié)點在于要把縱向的功率PNP管和橫向的LDMOS管工藝整合到同一個精簡的工藝平臺上，實現(xiàn)成本和效益的最優(yōu)化。本發(fā)明是基于經(jīng)典的Bipolar工藝平臺，采用定制的外延基材，省略了其中DN和BASE工藝層次，借用DP層次同時做上隔離同時做NMOSFET的P阱，再借用原工藝中CE (電容層次)做NMOSFET管柵區(qū)窗口，增加?xùn)叛豕に?，最后用非自對?zhǔn)的AL柵工藝實現(xiàn)NMOSFET管，完成縱向的功率PNP管和橫向的LDMOS管在同一工藝中的整合實現(xiàn)。
[0038]現(xiàn)在將詳細參考附圖描述本發(fā)明的實施例?，F(xiàn)在將詳細參考本發(fā)明的優(yōu)選實施例，其示例在附圖中示出。在任何可能的情況下，在所有附圖中將使用相同的標(biāo)記來表示相同或相似的部分。此外，盡管本發(fā)明中所使用的術(shù)語是從公知公用的術(shù)語中選擇的，但是本發(fā)明說明書中所提及的一些術(shù)語可能是 申請人:按他或她的判斷來選擇的，其詳細含義在本文的描述的相關(guān)部分中說明。此外，要求不僅僅通過所使用的實際術(shù)語，而是還要通過每個術(shù)語所蘊含的意義來理解本發(fā)明。
[0039]首先參考圖1，圖1示出了本發(fā)明的集成電路充電驅(qū)動器的典型電路結(jié)構(gòu)的一個實施例。如圖所示，該集成電路充電驅(qū)動器100主要由PNP管101和NMOSFET管102構(gòu)成。PNP管作為驅(qū)動芯片的功率輸出管。NMOSFET管102的漏極連接至PNP管101的基極，使得該NMOSFET管102作為PNP功率管101控制基極電流的控制開關(guān)驅(qū)動管。
[0040]現(xiàn)在結(jié)合圖2、圖3和圖4來詳細討論本發(fā)明的集成電路充電驅(qū)動器的制造方法400，其中該集成電路充電驅(qū)動器集成有PNP管(例如如圖2所示)和NMOSFET管(例如如圖3所示)。
[0041]如圖4所示，本發(fā)明的制造方法400主要包括以下幾個步驟:
[0042]步驟401:提供基板(圖2和圖3中的P+SUB)，該基板是p+/p_型外延基板并用作該PNP管的集電極，該基板包含PNP區(qū)(圖2 )和NMOSFET區(qū)(圖3 )，其中本發(fā)明的PNP管優(yōu)選采用縱向寄生PNP管實現(xiàn)，兼顧考慮PNP管集電極串聯(lián)電阻和放大倍數(shù)；需要注意的是，基板的P+部分是用作功率PNP管的集電極引出，應(yīng)盡量濃，這樣可以降低集電極串聯(lián)電阻，提高功率PNP管的驅(qū)動性能，基板的ρ-部分是考慮工藝熱過程導(dǎo)致P+的上翻過渡，同時作為功率PNP管的集電極；[0043]步驟402:在該基板的NMOSFET區(qū)中形成(例如通過光刻選擇注入的方式)η型埋層(圖3中的BN層)，該η型埋層的目的是降低寄生效應(yīng)，起更好的隔離ρ阱和ρ型基板的作用；
[0044]步驟403:分別在該PNP區(qū)的兩側(cè)和該NMOSFET區(qū)的兩側(cè)形成(例如通過光刻選擇注入的方式)P型下隔離(圖2和圖3中的BP)，起隔斷η-外延島的作用；
[0045]步驟404:沉積η-外延(圖2和圖3中的N_epi),該n_外延由該P型下隔離隔斷以形成η-外延島，其中該η-外延的濃度和厚度非常關(guān)鍵，其優(yōu)選被調(diào)節(jié)為使得該PNP管的beta值大于100且共發(fā)射極組態(tài)的擊穿電壓(BVCEO)大于20V，從而達到PNP管的beta和BVCEO的最佳折中；
[0046]步驟405:在該P型下隔離上形成P型上隔離(圖2和圖3中的DP)，該ρ型上隔離在該NMOSFET區(qū)中進一步用作ρ阱，且該η型埋層位于NMOSFET的ρ阱下方，在該步驟中，該P型上隔離的注入劑量優(yōu)選被調(diào)節(jié)為在保證和下隔離BP對通的前提下使得NMOSFET管的開啟電壓為IV ；
[0047]步驟406:在該η-外延島上形成(例如通過光刻選擇注入的方式)多個η+區(qū)(圖2和圖3中的η+區(qū))，該PNP區(qū)中的η+區(qū)用作基極且該NMOSFET區(qū)中的η+區(qū)分別用作源極和漏極，其中優(yōu)選在該η-外延島上形成多個η+區(qū)的同時進行該PNP管的基極引出以及該NMOSFET管的源極和漏極引出；
[0048]步驟407:在該η-外延島上形成(例如通過光刻選擇注入的方式)多個ρ+區(qū)(圖2和圖3中的ρ+區(qū))，該PNP區(qū)中的ρ+區(qū)用作發(fā)射極以形成該PNP管，且該NMOSFET區(qū)中的P+區(qū)用作P阱，其中優(yōu)選在該η-外延島上形成多個ρ+區(qū)的同時進行該PNP管的發(fā)射極引出以及該NMOSFET管的ρ阱引出，此外該步驟407也可以在步驟406之前執(zhí)行或者與所述步驟406同時執(zhí)行；以及
[0049]步驟408:在該NMOSFET區(qū)上進一步形成柵極(例如圖3中的G表示的柵極)，以形成該NMOSFET管。
[0050]根據(jù)本發(fā)明的一個較佳實施例，該步驟408可以進一步包括以下幾個步驟:hl.在該NMOSFET區(qū)上淀積TEOS ；h2.在TEOS層上刻蝕出柵氧位置區(qū)域；以及h3.在該柵氧位置區(qū)域上進行柵氧化工藝。
[0051]在該步驟h3之后，還可以繼續(xù)光刻刻蝕接觸孔，再光刻刻蝕金屬，金屬層實現(xiàn)電路互連同時覆蓋住柵區(qū)位置形成NMOSFET管。最后，完成鈍化壓點工藝和減薄背金，功率PNP管的集電極直接從芯片的基板弓I出。
[0052]圖4所示的制造方法可以同時實現(xiàn)PNP管(例如縱向功率PNP管)和NMOSFET管(例如橫向高壓LDMOS管)的制造。該方法完全不需要傳統(tǒng)B⑶工藝中的高壓阱工藝和NTUB(N型TUB，是在BICMOS工藝中做區(qū)別于NWELL的另一 N-型高壓阱)工藝，流程縮減超過50%，比經(jīng)典的Bipolar工藝還要簡單一些,極大降低了流片成本。
[0053]現(xiàn)在轉(zhuǎn)到圖5，該圖為本發(fā)明的集成電路充電驅(qū)動器的典型應(yīng)用框圖。在該具體的實施例中，電源通過發(fā)射極(Emitter)端輸入,通過集電極(Collector)端,再經(jīng)過0.22歐姆的感測(sense)電阻對鋰電池充電。主控芯片通過檢測ISENSE端電位，控制CHR端來實現(xiàn)對充電驅(qū)動芯片的開關(guān)控制，GATEDRV端是MCU主控芯片驅(qū)動電流控制端，通過對GATEDRV端驅(qū)動電流的設(shè)置可以調(diào)節(jié)充電電流的大小。[0054]圖6為本發(fā)明兼容于分立器件應(yīng)用方案的PCB設(shè)計布圖。其中，單顆充電驅(qū)動芯片可替換兩顆分立器件的元器件。當(dāng)使用驅(qū)動芯片時，R3位置接IM電阻，R7位置接O電阻，NMOS管的Ql位置空缺。當(dāng)使用分立器件時，R3、R7位置空置，驅(qū)動芯片改為PNP分立器件，Ql位置放NMOS管。該兼容分立器件的應(yīng)用方案，是把集成電路充電驅(qū)動器的芯片封裝成和功率PNP管分立器件一樣的S0T23-6形式，并設(shè)置特定管腳在PCB布圖時和NMOS分立元器件通過電阻并接，這樣當(dāng)使用充電驅(qū)動器芯片時，只要將芯片裝配到對應(yīng)PNP功率管的位置即可，NMOS分立元器件位置空置，當(dāng)改用分立器件裝配時，只要把PNP和NMOS分立元器件裝配到相應(yīng)位置，電阻位置空置即可。
[0055]綜上所述，本發(fā)明的自隔離、耐高壓的集成功率PNP和高壓NMOSFET的集成電路充電驅(qū)動器主要針對手機充電方案開發(fā)，采用新型簡化的BCD工藝，實現(xiàn)了大功率縱向PNP管和橫向LDMOS管的集成。工藝步驟比通常的B⑶工藝簡化50%，流片周期短，成本低廉。通過雙層外延的辦法，精確控制大功率PNP管的增益和耐壓，最終達到高增益高耐壓的最佳平衡，最高充電電壓可達20V，最大充電電流可達1A，典型beta值大于100。為適應(yīng)手機充電的特殊應(yīng)用，基板已不再是傳統(tǒng)意義上通常的接地，而是既可以接高電位，也可以接低電位，當(dāng)基板反偏時，耐壓能達IOV以上，這樣可以有效防止充電結(jié)束斷開電源后，電池通過IC反向漏電。LDMOS的耐壓可以達到40V以上，能有效隔斷保護后極的MCU主控芯片。
[0056]本領(lǐng)域技術(shù)人員可顯見，可對本發(fā)明的上述示例性實施例進行各種修改和變型而不偏離本發(fā)明的精神和范圍。因此，旨在使本發(fā)明覆蓋落在所附權(quán)利要求書及其等效技術(shù)方案范圍內(nèi)的對本發(fā)明的修改和變型。
【權(quán)利要求】
1.一種集成電路充電驅(qū)動器的制造方法，其特征在于，所述集成電路充電驅(qū)動器集成有PNP管和NMOSFET管，該制造方法包括: a.提供基板，所述基板是p+/p-型外延基板并用作所述PNP管的集電極，所述基板包含PNP 區(qū)和 NMOSFET 區(qū)； b.在所述基板的NMOSFET區(qū)中形成η型埋層； c.分別在所述PNP區(qū)的兩側(cè)和所述NMOSFET區(qū)的兩側(cè)形成p型下隔離； d.沉積η-外延,所述η-外延由所述P型下隔離隔斷以形成η-外延島； e.在所述P型下隔離上形成P型上隔離，所述P型上隔離在所述NMOSFET區(qū)中進一步用作P阱，且所述η型埋層位于NMOSFET的p阱下方； f.在所述η-外延島上形成多個η+區(qū)，所述PNP區(qū)中的η+區(qū)用作基極且所述NMOSFET區(qū)中的η+區(qū)分別用作源極和漏極； g.在所述η-外延島上形成多個ρ+區(qū)，所述PNP區(qū)中的ρ+區(qū)用作發(fā)射極以形成所述PNP管，且所述NMOSFET區(qū)中的ρ+區(qū)用作ρ阱；以及 h.在所述NMOSFET區(qū)上進一步形成柵極，以形成所述NMOSFET管。
2.如權(quán)利要求1所述的制造方法，其特征在于，在上述步驟d中，所述η-外延的濃度和厚度被調(diào)節(jié)為使得所述PNP管的beta值大于100且共發(fā)射極組態(tài)的擊穿電壓大于20V。
3.如權(quán)利要求1所述的制造方法，其特征在于，在上述步驟e中，所述P型上隔離的注入劑量被調(diào)節(jié)為使得NMOSFET管的開啟電壓為IV。
4.如權(quán)利要求1所述的制造方法，其特征在于，在上述步驟f中，在所述η-外延島上形成多個η+區(qū)的同時進行所述PNP管的基極引出以及所述NMOSFET管的源極和漏極引出。
5.如權(quán)利要求1所述的制造方法，其特征在于，在上述步驟g中，在所述η-外延島上形成多個P+區(qū)的同時進行所述PNP管的發(fā)射極引出以及所述NMOSFET管的ρ阱引出。
6.如權(quán)利要求1所述的制造方法，其特征在于，上述步驟h進一步包括: h1.在所述NMOSFET區(qū)上淀積TEOS ； h2.在TEOS層上刻蝕出柵氧位置區(qū)域；以及 h3.在所述柵氧位置區(qū)域上進行柵氧化工藝。
7.如權(quán)利要求6所述的制造方法，其特征在于，在上述步驟h中，省略了場氧化和硅柵MOS工藝。
8.如權(quán)利要求1所述的制造方法，其特征在于，該制造方法中省略了高壓阱工藝和NTUB工藝。
9.一種由如權(quán)利要求1所述的制造方法制成的集成電路充電驅(qū)動器，其特征在于，所述NMOSFET管的漏極連接至所述PNP管的基極，其中所述PNP管作為功率輸出管且所述NMOSFET管作為所述PNP管的基極電流的控制開關(guān)驅(qū)動管。
【文檔編號】H01L27/06GK103681513SQ201310713868
【公開日】2014年3月26日 申請日期:2013年12月20日 優(yōu)先權(quán)日:2013年12月20日
【發(fā)明者】汪義, 曾蘊浩, 王煒, 胡舜濤, 王強, 羅菊亞, 張宏林 申請人:上海嶺芯微電子有限公司