具有外延源區(qū)和漏區(qū)的金屬柵晶體管的制作方法
【專利摘要】本發(fā)明公開(kāi)一種具有外延源區(qū)和漏區(qū)的金屬柵晶體管。描述了形成于重?fù)诫s的襯底上的MOS晶體管。在低溫處理中使用金屬柵以防止襯底的摻雜擴(kuò)散到晶體管的溝道區(qū)。
【專利說(shuō)明】具有外延源區(qū)和漏區(qū)的金屬柵晶體管
[0001]本申請(qǐng)是國(guó)際申請(qǐng)日為2005年9月29日、中國(guó)國(guó)家階段申請(qǐng)?zhí)枮?00580032453.1、題為“具有外延源區(qū)和漏區(qū)的金屬柵晶體管”的發(fā)明專利申請(qǐng)的分案申請(qǐng)。
發(fā)明領(lǐng)域
[0002]本發(fā)明涉及MOS晶體管的領(lǐng)域，尤其涉及以外延源區(qū)和漏區(qū)制造的MOS晶體管。
[0003]現(xiàn)有技術(shù)和相關(guān)技術(shù)
[0004]在Noda 等人的 “Ο.?μηι Delta-Doped MOSFET Using Post Low EnergyImplanting Selective Epitaxy，，,VLSI Technologyl994,技術(shù)論文的摘要中描述了 δ 慘雜晶體管。S摻雜晶體管的動(dòng)機(jī)是用未摻雜或輕摻雜的溝道來(lái)實(shí)現(xiàn)較高的遷移率(較低的雜質(zhì)分散)。在 2003 年 10 月 24 日提交的題為 “Epitaxially Deposited Source/Drain”的專利申請(qǐng)序列號(hào)10/692,696中也描述了這種器件,該專利轉(zhuǎn)讓給本申請(qǐng)的受讓人。
[0005]這些晶體管的制造大部分依靠重?fù)诫s襯底和襯底的輕摻雜或未摻雜外延形成的表面之間的摻雜水平的差別。由于這一摻雜水平的差別，蝕刻劑能夠在襯底的表面區(qū)和主體之間進(jìn)行區(qū)分。然而，出現(xiàn)了一個(gè)問(wèn)題，即在形成柵結(jié)構(gòu)時(shí)，需要相對(duì)較高溫度的處理以便例如激活多晶硅柵中的摻雜。這導(dǎo)致?lián)诫s劑從襯底擴(kuò)散到溝道區(qū)中，由此使晶體管的性能劣化。
[0006]附圖簡(jiǎn)述
[0007]圖1是硅襯底的上部區(qū)域的橫截面正視圖，用于示出在襯底的上部區(qū)域中的摻雜曲線。
[0008]圖2示出當(dāng)在襯底上生長(zhǎng)未摻雜或輕摻雜半導(dǎo)體層后圖1的襯底。
[0009]圖3是除用于形成柵的其它層以外的圖2的襯底和半導(dǎo)體層的橫截面俯視圖。
[0010]圖4示出在形成柵后圖3的襯底。
[0011]圖5示出在柵上形成側(cè)壁隔片后圖4的襯底。
[0012]圖6示出在用于蝕刻半導(dǎo)體層的蝕刻步驟后圖5的襯底。該圖示出柵的底切。
[0013]圖7示出在源區(qū)和漏區(qū)的外延生長(zhǎng)后圖6的襯底。
`[0014]圖8示出在形成另外的隔片和摻雜了源區(qū)和漏區(qū)的暴露部分后圖7的結(jié)構(gòu)。
[0015]圖9示出在形成硅化物層后圖8的結(jié)構(gòu)。
[0016]圖10示出其中兩個(gè)晶體管并排示出的圖9的結(jié)構(gòu)，尤其描述了 η溝道晶體管和ρ溝道晶體管。
[0017]圖11示出在層間電介質(zhì)(ILD)的化學(xué)機(jī)械拋光(CMP)后圖10的結(jié)構(gòu)。
[0018]圖12示出當(dāng)在ρ溝道晶體管區(qū)上形成光刻膠層并將多晶硅柵和其下面的絕緣層從η溝道柵中去除之后圖11的結(jié)構(gòu)。
[0019]圖13示出在形成η金屬層后圖12的結(jié)構(gòu)。
[0020]圖14示出在CMP處理后圖13的結(jié)構(gòu)。
[0021]圖15示出在從ρ溝道柵中去除多晶硅柵和其下面的絕緣層后圖14的結(jié)構(gòu)。[0022]圖16示出在沉積ρ金屬后圖15的結(jié)構(gòu)。
[0023]圖17示出CMP處理后圖16的結(jié)構(gòu)。
[0024]詳細(xì)描述
[0025]描述了互補(bǔ)金屬氧化物半導(dǎo)體(MOS)場(chǎng)效應(yīng)晶體管的制造工藝和所得的晶體管。在以下描述中，陳述了諸如特定的摻雜劑濃度水平、特定的化學(xué)藥品等的眾多特定的細(xì)節(jié)，以提供對(duì)本發(fā)明的全面理解。本領(lǐng)域的技術(shù)人員將明白，不需要這些特定細(xì)節(jié)也能實(shí)施本發(fā)明。在其他情況下，沒(méi)有詳細(xì)描述諸如清洗步驟之類的公知的處理步驟，以免不必要地使以下的公開(kāi)內(nèi)容晦澀。
[0026]在圖1中，示出了單晶硅襯底10的約200納米(nm)的上部。如圖所示，用諸如硼之類的摻雜劑重?fù)诫s該襯底的上部區(qū)域。摻雜曲線示出摻雜水平在超過(guò)IO19原子/立方厘米或更高的表面下具有峰值。該摻雜曲線可利用離子注入來(lái)獲得。
[0027]在襯底的摻雜后，在襯底10的上表面上形成示為單晶硅層12的外延層。例如，夕卜延硅層12的沉積利用基于二氯硅烷的化學(xué)品在諸如ASM E3000反應(yīng)器之類的單晶片CVD反應(yīng)器中實(shí)現(xiàn)。該膜以氣體流量為140-250sccm的二氯硅烷(SiH2C12)、100-150sccm的HCl、20slm的H2在825°C和20Torr的處理壓力下來(lái)沉積。在這些處理?xiàng)l件下，對(duì)于暴露的襯底上的硅實(shí)現(xiàn)了 10-15nm/min的沉積速度，同時(shí)實(shí)現(xiàn)了對(duì)于隔片和氧化物區(qū)的極好的選擇性。層12可具有約85nm的厚度，且其摻雜濃度將例如小于襯底的埋置峰值摻雜濃度的1/100。
[0028]在形成層12后，在層10上形成絕緣層13。層13可以是薄的、熱生長(zhǎng)氧化物層或沉積的二氧化硅層。接著，在絕緣層13上沉積多晶硅層14。正如將要看到的，由層14形成的柵是犧牲的。它們隨后將被去除，并由金屬代替由這些多晶硅柵占據(jù)的區(qū)域。在多晶硅層14上形成硬掩模。
[0029]接著，如圖4所示，通過(guò)首先利用普通的光刻處理掩模并蝕刻硬掩模15以限定用于柵的掩模構(gòu)件來(lái)制造犧牲柵結(jié)構(gòu)。現(xiàn)在，利用普通的蝕刻劑與硬掩模15對(duì)準(zhǔn)地蝕刻多晶硅層14和絕緣層13。在圖4中描述了所得的結(jié)構(gòu)。
[0030]如圖5所示，然后在圖4的柵上形成側(cè)壁16?？衫闷胀ǖ膫?cè)壁處理來(lái)形成相對(duì)薄的氮化硅側(cè)壁構(gòu)件16。這些側(cè)壁隔片的目的是在隨后的處理期間保護(hù)多晶硅。因此，多晶硅柵14的所有側(cè)面都被覆蓋。因?yàn)閭?cè)壁隔片用于保護(hù)多晶硅，所以它們可相對(duì)薄。
[0031]現(xiàn)在，蝕刻層12以形成溝道體12a。該蝕刻底切柵結(jié)構(gòu)，如由圖6中的底切20所
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[0032]層12可用各種基于氫氧化物的溶液來(lái)蝕刻。然而，為了對(duì)重?fù)诫s結(jié)構(gòu)的高選擇性，采用相對(duì)溫和的處理?xiàng)l件和濕法蝕刻。一種方法是用2-10%范圍的體積濃度的氫氧化銨水溶液，在25攝氏度下用以0.5到5W/cm2的功率耗散超聲能或兆聲能的超聲波傳感器來(lái)處理。
[0033]然后生長(zhǎng)源區(qū)和漏區(qū)，以建立在柵邊緣下橫向延伸一定的距離到溝道體12a的淺、高摻雜的源/漏尖端(延伸)。對(duì)P溝道和η溝道晶體管使用分離處理，且源區(qū)和漏區(qū)中的每一個(gè)都在不同的處理步驟中生長(zhǎng)，兩者都利用了原位摻雜。這得到了高摻雜的源區(qū)和漏區(qū)，在一種情況下用P型摻雜劑，而在另一種情況下用η型摻雜劑。
[0034]在形成PMOS晶體管時(shí)，源/漏延伸(尖端)是通過(guò)選擇性地沉積外延硼(B)摻雜的硅或具有高達(dá)30%的鍺濃度的SiGe來(lái)形成的凸起的源/漏區(qū)。在IOOsccm的二氯甲硅烷(DCS)、20slm 的 H2,750-800 °C>20TorrU50-200sccm 的 HCl、150_200sccm 流量的乙硼烷(B2H6)以及150-200SCCm流量的CeH4的處理?xiàng)l件下，獲得了具有20nm/min的沉積速率、lE20cnT3的B濃度以及20%的鍺濃度的高摻雜SiGe膜。由膜中的高B濃度得到的
0.7-0.9mOhm-cm的低電阻率提供在尖端源/漏區(qū)中的高電導(dǎo)率以及由此減小的的優(yōu)點(diǎn)。在源/漏區(qū)中的SiGe在溝道上施加壓縮應(yīng)力，這進(jìn)而得到增強(qiáng)的遷移率和提高的晶體管性能。
[0035]對(duì)于NMOS晶體管，在IOOsccm的DCS、25_50sccm的HC1、具有20slm的載體H2氣體流量的200-300sccm的l%Ph3在750°C和20Torr的處理?xiàng)l件下利用選擇性沉積的原位磷摻雜硅來(lái)形成源/漏區(qū)。在沉積膜中獲得了具有0.4-0.6m0hm-cm的電阻率的2E20cm_3的磷濃度。
[0036]在如圖7所示形成源/漏區(qū)后，利用普通的處理來(lái)形成另外的隔片24。作為一個(gè)示例，隔片可以是氮化硅或二氧化硅隔片。隔片24與如圖8所示的隔片16的厚度相比相
對(duì)較厚。
[0037]現(xiàn)在進(jìn)行離子注入以在襯底10中形成源/漏區(qū)26。此外，對(duì)ρ型摻雜劑和η型摻雜劑使用分隔離子注入工藝?？蓪^(qū)域26注入成102°原子/立方厘米的水平。
[0038]如圖9所示，可使用普通的硅化物工藝或自對(duì)準(zhǔn)多晶硅化物(salicide)處理來(lái)形成自對(duì)準(zhǔn)多晶硅化物層28，從而使源/漏區(qū)的上表面更導(dǎo)電。
[0039]在圖10中，連同P溝道晶體管一起描述了 η溝道晶體管。對(duì)于η溝道晶體管溝道區(qū)示為12b，而對(duì)于ρ溝道晶體管為12c。以下使用字母“b”來(lái)表示用于η溝道晶體管的層和區(qū)域，類似地，用字母“c”來(lái)表示用于P溝道晶體管的層和區(qū)域。圖10中所示的結(jié)構(gòu)除在晶片上形成ILD30外與圖9所示的一樣。諸如二氧化硅、碳摻雜二氧化硅或其他低k電介質(zhì)等多種電介質(zhì)中的任何一種可用于ILD。
[0040]現(xiàn)在，使用CMP來(lái)提供平坦化表面并從柵14b和14c的頂部去除自對(duì)準(zhǔn)多晶硅化物。所得的結(jié)構(gòu)在圖11中示出。
[0041]接著，在ρ溝道晶體管上形成光刻膠層32，并利用濕法蝕刻劑來(lái)從η溝道晶體管去除多晶硅。同樣去除下面的絕緣層，從而形成圖12中所描述的開(kāi)口。
[0042]現(xiàn)在，如圖13所示，連同稱為“η金屬”的金屬層38 —起形成絕緣層37b，金屬層38被稱為“η金屬”是因?yàn)樗蔷哂杏糜讦菧系谰w管的適當(dāng)功函數(shù)的金屬。柵電介質(zhì)理想地具有高介電常數(shù)，諸如如Hf02、Zr02等的金屬氧化物電介質(zhì)或如PZT或BST等的其它高k電介質(zhì)。高k介電膜可通過(guò)諸如化學(xué)氣相沉積(CVD)之類的任何公知的技術(shù)來(lái)形成。柵電極層38可通過(guò)適當(dāng)?shù)臇烹姌O材料的毪式沉積(blanket deposition)來(lái)形成。在一個(gè)實(shí)施例中，柵電極材料包括諸如鎢、鉭和/或其氮化物和合金等金屬膜。對(duì)于η溝道晶體管，可采用4.0到4.6eV范圍的功函數(shù)。
[0043]接著使用CMP來(lái)使表面平坦化，從而去除除以前由多晶硅柵占據(jù)的區(qū)域內(nèi)以外的金屬層38。所得的柵38b和下面的絕緣層37b在圖14中示出。
[0044]使用濕法蝕刻劑來(lái)去除與ρ溝道晶體管相關(guān)聯(lián)的多晶硅柵。此外，同樣去除下面的絕緣層，以形成更適當(dāng)?shù)慕^緣層。在去除多晶硅柵和下面的絕緣層后得到圖15的開(kāi)口42。在暴露的娃上形成柵電介質(zhì)37c。該電介質(zhì)可與電介質(zhì)37b相同。[0045]在圖15的結(jié)構(gòu)和柵電介質(zhì)37b上形成金屬層44。這示為圖16中的“P金屬”，因?yàn)樵摻饘俚墓瘮?shù)適合于P溝道晶體管。P金屬除功函數(shù)較佳地在4.6到5.2eV之間外可與η金屬的成分相同。
[0046]在沉積ρ金屬后，利用CMP來(lái)使結(jié)構(gòu)平坦化，且所得的結(jié)構(gòu)在圖17中示出。得到了具有柵37b和溝道區(qū)12b的η溝道晶體管，且類似地，得到了具有柵44c和溝道區(qū)12c的P溝道晶體管。
[0047]圖17的晶體管及其制造在與現(xiàn)有技術(shù)晶體管相比時(shí)有幾個(gè)優(yōu)點(diǎn)。首先，淺的尖端(延伸)結(jié)深度對(duì)于幫助支持較小的晶體管尺寸是理想的。當(dāng)利用傳統(tǒng)的注入尖端技術(shù)時(shí)，最小的尖端結(jié)深度受到必要的柵重疊的限制。采用圖17的結(jié)構(gòu)和所述的處理，可更好地控制柵重疊尺寸和結(jié)深度。例如，可定時(shí)濕法蝕刻以確定柵結(jié)構(gòu)下的底切的程度。
[0048]淺的尖端結(jié)深度允許制造較短的柵長(zhǎng)度，而不增大截止?fàn)顟B(tài)的漏電流。需要在柵邊緣下進(jìn)行尖端摻雜以保證柵下的反型層和高摻雜的源/漏尖端區(qū)之間的低電阻路徑。低電阻允許較高的驅(qū)動(dòng)電流，這對(duì)于電路切換速度是關(guān)鍵的。
[0049]金屬柵的一個(gè)優(yōu)點(diǎn)是處理可在較低的溫度下進(jìn)行。這在與多晶硅柵相比時(shí)增加了以金屬柵獲得的較好的性能。在以上所述的處理中，較低溫度的選擇用于減小總的熱暴露。正如先前所提及的，這防止摻雜劑從襯底擴(kuò)散到溝道區(qū)。
[0050]因此，描述了具有金屬柵的δ摻雜晶體管以及制造方法。
【權(quán)利要求】
1.一種PMOS晶體管，包括: 單晶硅襯底，包括重?fù)诫s的上區(qū)域； 未摻雜或輕摻雜的單晶硅溝道區(qū)，直接設(shè)置在所述單晶硅襯底的最上表面上并具有頂表面； 源區(qū)和漏區(qū)對(duì)，每個(gè)源區(qū)和漏區(qū)包括直接設(shè)置在所述單晶硅襯底的最上表面上、與所述未摻雜或輕摻雜的單晶硅溝道區(qū)直接相鄰且從所述單晶硅襯底的最上表面直接向上延伸超出所述未摻雜或輕摻雜的單晶硅溝道區(qū)的頂表面的外延硅鍺第一部分，并且每個(gè)源區(qū)和漏區(qū)還包括僅部分地延伸到所述單晶硅襯底中的第二部分，所述第二部分直接在所述第一部分下方；以及 金屬柵，與所述未摻雜或輕摻雜的單晶硅溝道區(qū)絕緣、被設(shè)置超過(guò)所述未摻雜或輕摻雜的單晶硅溝道區(qū)并位于其上方、且被設(shè)置超過(guò)所述源區(qū)和漏區(qū)中每一個(gè)的所述第一部分的至少部分并位于其上方，其中所述源區(qū)和漏區(qū)中每一個(gè)的所述第一部分包括在所述金屬柵之下的所述外延硅鍺和所述未摻雜或輕摻雜的單晶硅溝道區(qū)之間的成角度面輪廓，并且其中所述源區(qū)和漏區(qū)中每一個(gè)的所述第二部分僅包括一個(gè)圓化擴(kuò)散角輪廓，所述一個(gè)圓化擴(kuò)散角輪廓低于所述金屬柵但并不在所述金屬柵下方。
2.如權(quán)利要求1所述的晶體管，其特征在于，還包括設(shè)置在所述金屬柵附近的第一側(cè)壁隔片。
3.如權(quán)利要求2所述的晶體管，其特征在于，還包括在所述源區(qū)和漏區(qū)中每一個(gè)的所述第一部分的至少部分上的硅化物層。
4.如權(quán)利要求1所述的晶體管，其特征在于，所述單晶硅襯底的重?fù)诫s的上區(qū)域具有IO19原子/立方厘米或更高的峰值摻雜濃度
5.一種PMOS晶體管，包括:` 單晶硅襯底，包括重?fù)诫s的上區(qū)域； 未摻雜或輕摻雜的單晶硅溝道區(qū)，直接設(shè)置在所述單晶硅襯底的最上表面上并具有頂表面； 源區(qū)和漏區(qū)對(duì)，每個(gè)源區(qū)和漏區(qū)包括直接設(shè)置在單晶硅襯底的最上表面上、與所述未摻雜或輕摻雜的單晶硅溝道區(qū)直接相鄰且從所述單晶硅襯底的最上表面直接向上延伸超出所述未摻雜或輕摻雜的單晶硅溝道區(qū)的頂表面的外延硅鍺第一部分，并且每個(gè)源區(qū)和漏區(qū)還包括僅部分地延伸到所述單晶硅襯底中的第二部分，所述第二部分直接在所述第一部分下方；以及 非硅金屬柵，與所述未摻雜或輕摻雜的單晶硅溝道區(qū)絕緣、被設(shè)置在所述未摻雜或輕摻雜的單晶硅溝道區(qū)上方、且被設(shè)置在所述源區(qū)和漏區(qū)中每一個(gè)的所述第一部分的至少部分的上方，其中所述源區(qū)和漏區(qū)中每一個(gè)的所述第一部分包括在所述非硅金屬柵之下的所述外延硅鍺和所述未摻雜或輕摻雜的單晶硅溝道區(qū)之間的成角度面輪廓，并且其中所述源區(qū)和漏區(qū)中每一個(gè)的所述第二部分僅包括一個(gè)圓化擴(kuò)散角輪廓，所述一個(gè)圓化擴(kuò)散角輪廓低于所述非硅金屬柵但并不在所述非硅金屬柵下方。
6.如權(quán)利要求5所述的晶體管，其特征在于，還包括設(shè)置在所述金屬柵附近的第一側(cè)壁隔片。
7.如權(quán)利要求6所述的晶體管，其特征在于，還包括在所述源區(qū)和漏區(qū)中每一個(gè)的所述第一部分的至少部分上的硅化物層。
8.如權(quán)利要求5所述的晶體管，其特征在于，所述單晶硅襯底的重?fù)诫s的上區(qū)域具有IO19原子/立方 厘米或更高的峰值摻雜濃度
【文檔編號(hào)】H01L29/78GK103560150SQ201310419494
【公開(kāi)日】2014年2月5日 申請(qǐng)日期:2005年9月29日 優(yōu)先權(quán)日:2004年9月29日
【發(fā)明者】N·林德特, J·布拉斯克, A·韋斯特梅耶 申請(qǐng)人:英特爾公司