本發(fā)明涉及半導體制造工藝，更具體地說，本發(fā)明涉及一種半導體器件的制造方法。

背景技術(shù)：
隨著半導體集成電路特征尺寸的持續(xù)減小，后段互連電阻電容延遲（ResistorCapacitor，RC）呈現(xiàn)顯著增加的趨勢，為了減少RC延遲，引入低介電常數(shù)材料，銅互連取代鋁互連成為主流工藝。生產(chǎn)中，隨著集成電路特征尺寸的減小，銅互連線的電阻率會急劇增加，特別對于45nm及以下的工藝更明顯。然而目前還沒有一種電阻率低且高性價比的導電材料可取代銅互連，只能通過降低互連線間介電層的介電常數(shù)來降低寄生電容，從容改善RC延遲。通常，互聯(lián)線之間的介電層為氮化硅，其介電常數(shù)基本固定，如何開發(fā)出比氮化硅介電常數(shù)更低的材料成為金屬銅互連工藝的研究熱點。

技術(shù)實現(xiàn)要素：
本發(fā)明提供一種半導體器件的制造方法，以解決上述現(xiàn)有技術(shù)中存在的互連線間寄生電容大導致RC延遲嚴重的問題，從而實現(xiàn)改善互連RC延遲的目的。為解決上述技術(shù)問題，本發(fā)明提供一種半導體器件的制造方法，包括：步驟一：提供一襯底；步驟二：在所述襯底上依次沉積形成金屬層和第一介質(zhì)層；步驟三：刻蝕所述第一介質(zhì)層和金屬層，形成金屬連線和金屬連線上的第一介質(zhì)層圖案，暴露出部分襯底；步驟四：在所述襯底和第一介質(zhì)層圖案上沉積形成阻隔材料層；步驟五：對所述阻隔材料層進行刻蝕，在相鄰的所述金屬連線之間形成至少一個阻隔體；步驟六：在所述襯底、第一介質(zhì)層圖案和阻隔體上形成第二介質(zhì)層，并在所述金屬連線和阻隔體之間和/或相鄰的阻隔體之間的第二介質(zhì)層中形成間隙。可選的，在所述步驟四和步驟五之間還包括：對所述阻隔材料層進行化學機械研磨，使第一介質(zhì)層圖案的表面暴露出來?？蛇x的，在所述步驟五中，所述阻隔體與相鄰的一條金屬連線之間的距離小于等于預定值?？蛇x的，相鄰的所述阻隔體之間的距離小于等于預定值。可選的，所述金屬層的材料為銅或鋁?？蛇x的，所述第一介質(zhì)層、阻隔材料層和第二介質(zhì)層的材料均為氮化硅?？蛇x的，所述間隙為空氣間隙或者真空間隙。本發(fā)明所提供的半導體的制造方法，包括：步驟一：提供一襯底；步驟二：在所述襯底上依次沉積形成金屬層和第一介質(zhì)層；步驟三：刻蝕所述第一介質(zhì)層和金屬層，形成金屬連線和金屬連線上的第一介質(zhì)層圖案，暴露出部分襯底；步驟四：在所述襯底和介質(zhì)層圖案上沉積形成阻隔材料層；步驟五：對所述阻隔材料層進行刻蝕，在相鄰的所述金屬連線之間形成至少一個阻隔體；步驟六：在所述襯底、第一介質(zhì)層圖案和阻隔體上形成第二介質(zhì)層，并在所述金屬連線和阻隔體之間和/或相鄰的阻隔體之間的第二介質(zhì)層中形成間隙。而采用上述方法，因為在相鄰的金屬連線之間存在阻隔體，可以將相鄰的金屬連線之間的空間被阻隔體隔斷，從而形成阻隔間隔較小的空間，這樣在形成第二介質(zhì)層時，會在金屬連線和阻隔體之間和/或相鄰的阻隔體之間形成間隙，第二介質(zhì)層中存在間隙，可以有效降低第二介質(zhì)層的介電常數(shù)，從而降低金屬線之間的寄生電容，從而改善互連金屬線的RC延遲。附圖說明圖1為本發(fā)明一實施例的半導體器件的制造方法的流程圖；圖2至圖8為本發(fā)明一實施例的半導體器件的制造方法各步驟的器件結(jié)構(gòu)示意圖；圖9為本發(fā)明另一實施例的半導體器件的制造方法中步驟六中的器件結(jié)構(gòu)示意圖；圖10為本發(fā)明又一實施例的半導體器件的制造方法中步驟六中的器件結(jié)構(gòu)示意圖。具體實施方式以下結(jié)合附圖和具體實施例對本發(fā)明提出的半導體器件的制造方法作進一步詳細說明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。圖1本發(fā)明一實施例的半導體器件的制造方法的流程圖，下面結(jié)合圖1至圖8詳細說明發(fā)明一實施例的半導體器件的制造方法。步驟一，如圖2所示，提供一襯底100；所述襯底100可以為一硅基底，也可以是已經(jīng)形成有各種半導體器件的襯底。步驟二，如圖3所示，在所述襯底100上依次沉積形成金屬層101和第一介質(zhì)層102；所述金屬層101用來形成金屬互聯(lián)線，所述金屬層101多采用電阻率低的銅或鋁，在本實施例中，采用金屬銅。所述第一介質(zhì)層102多采用氮化硅。步驟三：如圖4所示...