多晶片封裝結構的制作方法
【專利摘要】本發(fā)明提供一種多晶片封裝結構，其包括：基板，設有相對的第一表面和第二表面、設置于第一表面和第二表面上的若干導線、以及至少兩個貫穿該第一表面和第二表面的窗口；至少兩個DRAM晶片，設置于所述基板的第一表面上并分別覆蓋每一所述窗口的一端；第一焊線，穿過所述窗口并電性連接所述DRAM晶片和所述基板的第二表面上的導線；第二晶片，疊置于所述DRAM晶片上；第二焊線，電性連接所述第二晶片和所述基板的第一表面上的導線；封裝體，封裝在所述基板上的DRAM晶片和第二晶片外圍和基板的窗口外圍并遮蓋所述第一焊線和第二焊線。
【專利說明】多晶片封裝結構

【技術領域】
[0001]本發(fā)明涉及半導體封裝【技術領域】，尤其涉及一種多晶片封裝結構。

【背景技術】
[0002]動態(tài)隨機存儲器(DRAM)的封裝技術幾經(jīng)變遷，從雙列直插封裝(Dual Inline-pinPackage ;DIP)、J 型引腳小外形封裝(Small Out-Line J-Leaded Package ;S0J)、薄型小尺寸封裝(Thin Small Outline Package ;TS0P)、底部引線塑料封裝(Bottom LeadedPlastic ;BLP)、焊球陣列封裝(Ball Grid Array ;BGA)發(fā)展到系統(tǒng)級封裝(System inPackage ;SiP)等聞性能封裝時代。其中，系統(tǒng)級封裝為一種對兩個以上的晶片、封裝器件或者電路進行機械和電氣封裝的方法；其在有限的空間內(nèi)可成倍提高存儲器容量或實現(xiàn)電子設計功能，解決空間、互連受限的問題，是當前半導體封裝的主流。在成本允許的條件下，采用系統(tǒng)級封裝技術可以提升DRAM容量，或者拓展產(chǎn)品的內(nèi)存位寬，適應新一代高位寬、高速、大容量內(nèi)存芯片的需求。
[0003]各種其他器件如Flash，CPU等與DRAM相配合后形成的多晶片系統(tǒng)級封裝的封裝形式，其單顆器件就獨立構成一個系統(tǒng)，如MCP (Mult1-Chip Package,多晶片封裝器件)、eMCP (embedded Mult1-Chip Package,內(nèi)嵌式多晶片封裝器件)這樣的系統(tǒng),其發(fā)展主要是朝著滿足高容量和高效能兩個方向，封裝形式一般采用FBGA (Fine-Pitch Ball GridArray，細間距球柵陣列)。為實現(xiàn)高容量的要求，業(yè)界于是發(fā)展出各種堆疊技術，比如，弓丨線結合(Stack by wire bond)、層疊封裝(Package-on-package)、線路重布技術(RDL-Wirebond),垂直式連接工藝技術(Vertical interconnect1n process),金線-金線內(nèi)連接技術(Gold to Gold interconnect1n; GGI)與 PIP (Package in Package)工藝技術。這些技術雖然在空間上提高了封裝體的容量或功能，但是對產(chǎn)品的成本和信號方面產(chǎn)生了較大的影響。往往會發(fā)現(xiàn)某些產(chǎn)品的封裝成本高居不下，而產(chǎn)品的信號完整性也得不到保證，嚴重影響產(chǎn)品的性能及可靠性。
[0004]請參照圖1所示為現(xiàn)有技術中的一種eMCP封裝系統(tǒng)采用FBGA形式封裝后的截面示意圖，從該圖中可以看出，該種eMCP封裝系統(tǒng)內(nèi)部封裝有多個存儲器晶片DR、多個閃存晶片F(xiàn)、控制晶片CTl以及若干顆電容C以及未展示出來的電阻等等器件，其中各種晶片依次堆疊在封裝基板上，并通過引線和封裝基板連接而將信號連接到封裝體外面的錫球上面。由此可見，該種eMCP封裝系統(tǒng)采用FBGA形式封裝，需要將晶片依次向上堆疊封裝形成，一般情況下需要堆疊到四層甚至六層以上。但是，由于整個封裝體厚度的外在限制，晶片的厚度就需要減薄，從而加大了晶片碎裂的風險，提高了封裝加工廠成本。另外，F(xiàn)BGA封裝由于采用在封裝基板單面打線，且堆疊層數(shù)較多，線弧的跨度比較大，導致金線用量比較大，進而在塑封的時候，線弧之間容易發(fā)生短路，進一步增加了加工成本。此外，系統(tǒng)在信號網(wǎng)絡較多的時候，各個網(wǎng)絡之間的走線相對較密，傳統(tǒng)的FBGA封裝由于在結構上的限制，往往封裝基板需要設計四層以上，其成本會大大增加；且由于信號過密，信號之間容易發(fā)生串擾，影響信號的完整性，特別是對于DRAM高速信號。還有傳統(tǒng)的焊線工藝，為提高產(chǎn)品制成能力，需要對封裝基板進行電鍍處理，基板上面需要有電鍍導線來導通電流進行電鍍；然而，傳統(tǒng)FBGA封裝，由于結構上的限制，拉出電鍍導線比較困難，所以往往需要采用NPL(Non Plating Line,非鍍層導線)工藝,導致封裝成本的進一步上升。
[0005]因此，有必要提供一種改進的多晶片封裝結構以解決上述問題。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種可有效降低封裝成本的多晶片封裝結構。
[0007]為實現(xiàn)上述發(fā)明目的，本發(fā)明提供了一種多晶片封裝結構，其包括:基板，設有相對的第一表面和第二表面、設置于第一表面和第二表面上的若干導線、以及至少兩個貫穿該第一表面和第二表面的窗口 ；至少兩個DRAM晶片，設置于所述基板的第一表面上并分別覆蓋每一所述窗口的一端；第一焊線，穿過所述窗口并電性連接所述DRAM晶片和所述基板的第二表面上的導線；第二晶片，疊置于所述DRAM晶片上；第二焊線，電性連接所述第二晶片和所述基板的第一表面上的導線；封裝體，封裝在所述基板上的DRAM晶片和第二晶片外圍和基板的窗口外圍并遮蓋所述第一焊線和第二焊線。
[0008]作為本發(fā)明的進一步改進，所述多晶片封裝結構還包括若干以表面焊接方式焊接在所述基板的第一表面上的電阻和電容。
[0009]作為本發(fā)明的進一步改進，所述多晶片封裝結構還包括設置于所述基板的第一表面上的第三晶片以及電性連接所述第三晶片與基板的第一表面上的導線的第三焊線。
[0010]作為本發(fā)明的進一步改進，所述第三晶片的體積小于所述DRAM晶片的體積，并設置于所述DRAM晶片的旁側。
[0011]作為本發(fā)明的進一步改進，所述多晶片封裝結構還包括電性連接在所述第二晶片與基板的第一表面的導線之間的線路轉接板，所述第二焊線包括電性連接所述第二晶片和線路轉接板之間的第一連接線和電性連接所述線路轉接板和基板的第一表面的導線的第二連接線。
[0012]作為本發(fā)明的進一步改進，所述線路轉接板疊置于所述DRAM晶片上，并位于所述第二晶片的旁側而與第二晶片位于同一平面上。
[0013]作為本發(fā)明的進一步改進，所述第三晶片為控制晶片，所述多晶片封裝結構還包括若干連接所述線路轉接板和第三晶片的第四焊線。
[0014]作為本發(fā)明的進一步改進，所述第二晶片為flash晶片或者CPU晶片或者多媒體晶片或者網(wǎng)絡晶片。
[0015]作為本發(fā)明的進一步改進，所述多晶片封裝結構還包括若干個焊接在所述基板的第二表面上未設置所述封裝體的區(qū)域的錫球。
[0016]作為本發(fā)明的進一步改進，所述基板的第一表面和第二表面上的導線通過超聲波打線的方式形成在基板上。
[0017]本發(fā)明的有益效果是:本發(fā)明多晶片封裝結構通過設置具有至少兩個窗口的承載基板，將至少兩個DRAM晶片并排設置在基板第一表面，第二晶片疊置在DRAM晶片上方，并通過雙面打線連接的方式連接DRAM晶片、第二晶片和基板，由此可有效降低整個多晶片封裝結構的堆疊層數(shù)，從而降低封裝工藝難度和封裝成本，且成品率較高；另外，本發(fā)明中的多晶片封裝結構容易進行內(nèi)部走線設計，基板的設置層數(shù)設置為兩層即可滿足導線布線要求，并且DRAM晶片的連接焊線設置為從窗口中拉出，由此可確保整個多晶片封裝結構的信號完整性，有效避免發(fā)生因基板同側布線過多而導致信號串擾的現(xiàn)象。

【專利附圖】

【附圖說明】
[0018]圖1是現(xiàn)有技術中的一種多晶片封裝結構的剖視圖；
圖2是本發(fā)明多晶片封裝結構的立體組合圖；
圖3是圖2中多晶片封裝結構的另一角度的立體組合圖；
圖4是圖2中多晶片封裝結構將封裝體分解開時的部分分解圖；
圖5是圖4中多晶片封裝結構的另一角度的部分分解圖；
圖6是圖4中多晶片封裝結構的進一步分解圖；
圖7是圖6中多晶片封裝結構的另一角度的分解圖。

【具體實施方式】
[0019]以下將結合附圖所示的各實施方式對本發(fā)明進行詳細描述。但這些實施方式并不限制本發(fā)明，本領域的普通技術人員根據(jù)這些實施方式所做出的結構、方法、或功能上的變換均包含在本發(fā)明的保護范圍內(nèi)。
[0020]請參照圖2至圖7所示為本發(fā)明多晶片封裝結構100的一較佳實施方式。
[0021]所述多晶片封裝結構100包括基板1、兩個DRAM晶片2、第二晶片3、線路轉接板
4、第三晶片5、若干電容和電阻6、若干焊線、封裝體7和若干個錫球8。
[0022]請參照圖6及圖7所示，所述基板I設有相對設置的第一表面11和第二表面12、設置于第一表面11和第二表面12上的若干導線(未圖示)、以及至少兩個貫穿該第一表面11和第二表面12的窗口 13。所述基板I的第一表面11和第二表面12上的導線均通過超聲波打線的方式形成在基板I上。所述電阻和電容6以表面焊接方式焊接在所述基板I的第一表面11上。當然，在所述基板I的第一表面11上還焊接有若干晶振等其他電子器件(未圖不)。在本實施方式中，所述第一表面11和第二表面12也可分別稱為基板I的上表面和下表面，并且所述窗口 13為兩個。當然，當所述DRAM晶片2設置多于兩個時，所述窗口 13也可相應地增加為與DRAM晶片2數(shù)量相對應的多個。
[0023]請參照圖3至圖7所示，本實施方式中兩個所述DRAM晶片2并排設置于所述基板I的第一表面11上，并分別覆蓋每一所述窗口 13的一端。其中每一所述DRAM晶片2均具有一朝向所述基板I的第一表面11的作用表面21和一背離所述基板11的第一表面11的非作用表面22。該作用表面21具有一電性區(qū)外露于所述窗口 13中。所述DRAM晶片2設置為至少兩個普通的DRAM晶片，而非低功耗隨機存取存儲器晶片(未圖示)，由此在保證本發(fā)明多晶片封裝結構100的存儲容量的基礎上有效降低制造成本。在本實施方式中，所述DRAM晶片2設置為兩個，當然,所述DRAM晶片2也可根據(jù)需求設置為多個，同上述，所述窗口 13也相應地增加為與DRAM晶片2數(shù)量相對應的多個，并使得該多個DRAM晶片并排設置在基板I的第一表面11上。
[0024]請參照圖3至圖7所示，所述焊線包括第一焊線91。該第一焊線91穿過所述窗口13并電性連接所述DRAM晶片2的作用表面21的電性區(qū)和所述基板I的第二表面12上的導線； 請參照圖3至圖7所示，所述第二晶片3疊置于所述DRAM晶片2的非作用表面22上。在本實施方式中，該第二晶片3為flash晶片或者CPU晶片或者多媒體晶片或者網(wǎng)絡晶片，當然，也可根據(jù)需求設置為其他功能性或邏輯晶片。所述焊線還包括第二焊線92，該第二焊線92電性連接所述第二晶片3和所述基板I的第一表面11上的導線。
[0025]請參照圖3至圖7所示，所述封裝體7包括封裝在所述基板I上的DRAM晶片2和第二晶片3外圍的上封裝體71和封裝在基板I的窗口 13外圍的下封裝體72。所述封裝體7同時遮蓋所述第一焊線91和第二焊線92，以防止所述焊線外露而遭到破壞或干擾。所述錫球8焊接在所述基板I的第二表面12上未設置所述封裝體7的區(qū)域。
[0026]請參照圖3至圖7所示，所述第三晶片5設置于所述基板I的第一表面11上，所述焊線包括電性連接所述第三晶片5與基板I的第一表面11上的導線的第三焊線93。所述第三晶片5的體積小于所述DRAM晶片2的體積，并設置于所述DRAM晶片2的旁側，以充分利用所述基板I的空余區(qū)域，提高基板I的利用率。
[0027]請參照圖3至圖7所示，在本實施方式中，所述多晶片封裝結構100包括所述線路轉接板4，并且所述線路轉接板4電性連接在所述第二晶片3與基板I的第一表面11的導線之間，所述第二焊線92包括電性連接所述第二晶片3和線路轉接板4之間的第一連接線921和電性連接所述線路轉接板4和基板I的第一表面11的導線的第二連接線922，由此可有效提高本發(fā)明多晶片封裝結構100的兼容性；并且當?shù)诙?設置為多個時，可將其并排設置并通過線路轉接板4與基板I進行電性連接，進一步可確保本發(fā)明多晶片封裝結構100的基板I的設置層數(shù)不超過兩層，進而可降低封裝成本。另外，在本實施方式中，所述線路轉接板4疊置于所述DRAM晶片2上，并位于所述第二晶片3的旁側而與第二晶片3位于同一平面上。當然，如果不需要線路轉接板4，也可將本實施方式中的線路轉接板4去除，或者替換設置為需要的另一晶片(未圖示)，并將所述第二晶片3和該另一晶片通過焊線與基板I的第一表面11上的導線進行電性連接。
[0028]此外，在本實施方式中，所述第三晶片5為控制晶片，所述焊線還包括若干連接所述線路轉接板4和第三晶片5的第四焊線94。當然，所述第三晶片5也可為其他功能性或邏輯性的小面積晶片。
[0029]請參照圖2至圖7所示，本發(fā)明多晶片封裝結構100制造時，首先提供一具有所述窗口 13和導線的所述基板I ;其次將電容和電阻6等器件通過表面焊接方式焊接在所述基板I的第一表面11上；然后將DRAM晶片2和第三晶片5直接貼裝在所述基板11的第一表面11上，將第二晶片3和線路轉接板4貼裝在DRAM晶片上面；再在基板I第二表面12進行引線焊接，即將第一焊線91穿過所述窗口 13電性連接所述DRAM晶片2和所述基板I ;然后再在基板I的第一表面進行引線焊接，即分別進行第二焊線92、第三焊線93和第四焊線94的焊接；引線焊接完成后將基板I上下進行塑封而形成所述塑封體7 ;最后，在基板I的第二表面12上未設置所述封裝體7的區(qū)域焊接所述錫球8，從而完成本發(fā)明多晶片封裝結構100的制造。
[0030]綜上所述，本發(fā)明多晶片封裝結構100通過設置具有至少兩個窗口 13的承載基板I，將至少兩個DRAM晶片2并排設置在基板I第一表面11，第二晶片3疊置在DRAM晶片2上方，并通過雙面打線連接的方式連接DRAM晶片2、第二晶片3和基板11，由此可有效降低整個多晶片封裝結構100的堆疊層數(shù)，從而降低封裝工藝難度和封裝成本，且成品率較高；另外，本發(fā)明中的多晶片封裝結構100容易進行內(nèi)部走線設計，基板I的設置層數(shù)設置為兩層即可滿足導線布線要求，并且DRAM晶片2的連接焊線設置為從窗口 13中拉出，由此可確保整個多晶片封裝結構100的信號完整性，有效避免發(fā)生因基板I同側布線過多而導致信號串擾的現(xiàn)象。
[0031]應當理解，雖然本說明書按照實施方式加以描述，但并非每個實施方式僅包含一個獨立的技術方案，說明書的這種敘述方式僅僅是為清楚起見，本領域技術人員應當將說明書作為一個整體，各實施方式中的技術方案也可以經(jīng)適當組合，形成本領域技術人員可以理解的其他實施方式。
[0032]上文所列出的一系列的詳細說明僅僅是針對本發(fā)明的可行性實施方式的具體說明，它們并非用以限制本發(fā)明的保護范圍，凡未脫離本發(fā)明技藝精神所作的等效實施方式或變更均應包含在本發(fā)明的保護范圍之內(nèi)。
【權利要求】
1.一種多晶片封裝結構，其特征在于，所述多晶片封裝結構包括: 基板，設有相對的第一表面和第二表面、設置于第一表面和第二表面上的若干導線、以及至少兩個貫穿該第一表面和第二表面的窗口； 至少兩個DRAM晶片，設置于所述基板的第一表面上并分別覆蓋每一所述窗口的一端； 第一焊線，穿過所述窗口并電性連接所述DRAM晶片和所述基板的第二表面上的導線； 第二晶片，置置于所述DRAM晶片上； 第二焊線，電性連接所述第二晶片和所述基板的第一表面上的導線； 封裝體，封裝在所述基板上的DRAM晶片和第二晶片外圍和基板的窗口外圍并遮蓋所述第一焊線和第二焊線。
2.根據(jù)權利要求1所述的多晶片封裝結構，其特征在于:所述多晶片封裝結構還包括若干以表面焊接方式焊接在所述基板的第一表面上的電阻和電容。
3.根據(jù)權利要求1所述的多晶片封裝結構，其特征在于:所述多晶片封裝結構還包括設置于所述基板的第一表面上的第三晶片以及電性連接所述第三晶片與基板的第一表面上的導線的第三焊線。
4.根據(jù)權利要求3所述的多晶片封裝結構，其特征在于:所述第三晶片的體積小于所述DRAM晶片的體積，并設置于所述DRAM晶片的芳側。
5.根據(jù)權利要求3所述的多晶片封裝結構，其特征在于:所述多晶片封裝結構還包括電性連接在所述第二晶片與基板的第一表面的導線之間的線路轉接板，所述第二焊線包括電性連接所述第二晶片和線路轉接板之間的第一連接線和電性連接所述線路轉接板和基板的第一表面的導線的第二連接線。
6.根據(jù)權利要求5所述的多晶片封裝結構，其特征在于:所述線路轉接板疊置于所述DRAM晶片上，并位于所述第二晶片的旁側而與第二晶片位于同一平面上。
7.根據(jù)權利要求5所述的多晶片封裝結構，其特征在于:所述第三晶片為控制晶片，所述多晶片封裝結構還包括若干連接所述線路轉接板和第三晶片的第四焊線。
8.根據(jù)權利要求1至7項中任意一項所述的多晶片封裝結構，其特征在于:所述第二晶片為flash晶片或者CPU晶片或者多媒體晶片或者網(wǎng)絡晶片。
9.根據(jù)權利要求1所述的多晶片封裝結構，其特征在于:所述多晶片封裝結構還包括若干個焊接在所述基板的第二表面上未設置所述封裝體的區(qū)域的錫球。
10.根據(jù)權利要求1所述的多晶片封裝結構，其特征在于:所述基板的第一表面和第二表面上的導線通過超聲波打線的方式形成在基板上。
【文檔編號】H01L23/49GK104078436SQ201310107284
【公開日】2014年10月1日 申請日期:2013年3月29日 優(yōu)先權日:2013年3月29日
【發(fā)明者】徐健, 侯建飛, 韓邵堂 申請人:智瑞達科技（蘇州）有限公司