硅通孔布局結構、硅通孔互聯(lián)結構的形成方法
【專利摘要】一種硅通孔布局結構、硅通孔互聯(lián)結構的形成方法，其中，硅通孔互聯(lián)結構的形成方法包括：提供半導體襯底，所述半導體襯底具有第一區(qū)域和第二區(qū)域；刻蝕第一區(qū)域和第二區(qū)域的半導體襯底，在第一區(qū)域和第二區(qū)域的半導體襯底中形成若干分立的通孔，第一區(qū)域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%；在所述半導體襯底上形成金屬層，金屬層填充滿所述通孔；采用化學機械研磨工藝平坦化所述金屬層，形成硅通孔互聯(lián)結構。通過優(yōu)化第一區(qū)域的通孔密度與半導體襯底上通孔的平均密度的關系，防止研磨后的表面金屬的殘留。
【專利說明】硅通孔布局結構、硅通孔互聯(lián)結構的形成方法

【技術領域】
[0001]本發(fā)明涉及半導體制造領域，特別涉及一種硅通孔布局結構、硅通孔互聯(lián)結構的形成方法。

【背景技術】
[0002]隨著半導體技術不斷發(fā)展，目前半導體器件的特征尺寸已經(jīng)變得非常小，希望在二維的封裝結構中增加半導體器件的數(shù)量變得越來越困難，因此三維封裝成為一種能有效提高芯片集成度的方法。目前的三維封裝包括基于金線鍵合的芯片堆疊(Die Stacking)、封裝堆疊(Package Stacking)和基于娃通孔(Through Silicon Via, TSV)的三維堆疊。其中，利用硅通孔的三維堆疊技術具有以下三個優(yōu)點:(1)高密度集成；(2)大幅地縮短電互連的長度，從而可以很好地解決出現(xiàn)在二維系統(tǒng)級芯片(SOC)技術中的信號延遲等問題；
[3]利用硅通孔技術，可以把具有不同功能的芯片(如射頻、內存、邏輯、MEMS等)集成在一起來實現(xiàn)封裝芯片的多功能。因此，所述利用硅通孔互連結構的三維堆疊技術日益成為一種較為流行的芯片封裝技術。
[0003]目前形成硅通孔互聯(lián)結構的主要方法包括:提供半導體襯底，在所述半導體襯底上形成掩膜層，所述掩膜層具有對應后續(xù)形成的通孔的開口 ；沿開口刻蝕所述半導體襯底，在所述半導體襯底中形成若干硅通孔；采用電鍍工藝才所述掩膜層的表面以及通孔的側壁和底部表面形成金屬銅層，所述金屬銅層填充滿通孔；采用化學機械研磨工藝平坦化所述金屬銅層，去除通孔和開口之外的金屬銅層，在通孔中形成互聯(lián)結構。
[0004]但是現(xiàn)有采用化學機械研磨工藝對金屬銅層進行減薄時，容易在掩膜層上造成金屬銅的殘留，影響形成的銅互連結構的穩(wěn)定性。


【發(fā)明內容】

[0005]本發(fā)明解決的問題是防止硅通孔工藝中，化學機械研磨后，在掩膜層表面形成金屬的殘留。
[0006]為解決上述問題，本發(fā)明技術方案提供了一種硅通孔互聯(lián)結構的形成方法，其特征在于，包括:提供半導體襯底，所述半導體襯底具有第一區(qū)域和第二區(qū)域，半導體襯底上第一區(qū)域之外的區(qū)域為第二區(qū)域；刻蝕第一區(qū)域和第二區(qū)域的半導體襯底，在第一區(qū)域和第二區(qū)域的半導體襯底中形成若干分立的通孔，第一區(qū)域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一區(qū)域的通孔密度為第一區(qū)域內的所有通孔的開口面積之和與第一區(qū)域的半導體襯底的表面積之比，通孔的平均密度為第一區(qū)域和第二區(qū)域內所有通孔的開口面積之和與第一區(qū)域和第二區(qū)域的半導體襯底的總表面積之比；在所述半導體襯底上形成金屬層，金屬層填充滿所述通孔；采用化學機械研磨工藝平坦化所述金屬層，形成硅通孔互聯(lián)結構。
[0007]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于28mm2且大于14mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于1.25%。
[0008]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于14mm2且大于3mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于2.75%。
[0009]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于3mm2且大于0.5mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于4.75%。
[0010]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于0.5mm2且大于0.16mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于6.75%。
[0011 ] 可選的，所述第一區(qū)域的半導體襯底的表面積小于等于0.16mm2且大于Omm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于13.75%。
[0012]可選的，所述半導體襯底上第一區(qū)域的數(shù)量大于等于兩個，每一個第一區(qū)域的表面積相等或不相等。
[0013]可選的，所述化學機械研磨工藝采用的研磨液的主體成分為二氧化硅，質量百分比濃度為1.0?1.2g/ml，稀釋劑為去離子水，PH值為5.5?6.5，研磨液的流量為100?200毫升每分鐘，研磨工藝中研磨墊的轉速為70?90轉每分鐘，研磨頭的轉速為80?100轉每分鐘，拋光工藝的壓力為15?30千帕。
[0014]可選的，所述第一區(qū)域和第二區(qū)域的半導體襯底的總表面積等于單個芯片的面積。
[0015]可選的，所述半導體襯底上還形成有掩膜層，掩膜層中具有與通孔位置相對應的開口，進行化學機械研磨工藝時，以掩膜層作為停止層。
[0016]可選的，所述掩膜層的材料為氮化硅、氧化硅、碳化硅、氮氧化硅、氮化硼或無定形碳。
[0017]可選的，形成通孔后，在通孔的底部和側壁形成阻擋層。
[0018]可選的，所述阻擋層的材料為T1、Ta、TiN, TaN, TiAl、TaC, TaSiN, TiAlN中的一種或幾種。
[0019]可選的，所述金屬層的形成工藝為電鍍，金屬層的材料為銅、鎢或鋁。
[0020]本發(fā)明技術方案還提供了一種硅通孔布局結構，包括:半導體襯底，所述半導體襯底具有第一區(qū)域和第二區(qū)域，半導體襯底上第一區(qū)域之外的區(qū)域為第二區(qū)域；位于第一區(qū)域和第二區(qū)域的半導體襯底中的若干分立的通孔，第一區(qū)域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一區(qū)域的通孔密度為第一區(qū)域內的所有通孔的開口面積之和與第一區(qū)域的半導體襯底表面積之比，通孔的平均密度為第一區(qū)域和第二區(qū)域內所有通孔的開口面積之和與第一區(qū)域和第二區(qū)域的半導體襯底的總表面積之比。
[0021]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于28mm2且大于14mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于1.25%。
[0022]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于14mm2且大于3mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于2.75%。
[0023]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于3_2且大于0.5mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于4.75%。
[0024]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于0.5mm2且大于0.16mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于6.75%。
[0025]可選的，所述第一區(qū)域的半導體襯底的表面積小于等于0.16mm2且大于Omm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于13.75%。
[0026]與現(xiàn)有技術相比，本發(fā)明技術方案具有以下優(yōu)點:
[0027]硅通孔互聯(lián)結構的形成方法，通過優(yōu)化第一區(qū)域的通孔密度與半導體襯底上通孔的平均密度的關系，第一區(qū)域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，既滿足通孔疏密分布的要求，又能在通孔中填充滿金屬層后，使得第一區(qū)域的待研磨材料的硬度與第二區(qū)域的研磨材料的硬度的差異減小，當采用化學金屬研磨工藝平坦化金屬層時，減小因不同區(qū)域的硅通孔的密度差異造成的研磨速率差異，防止研磨后在第一區(qū)域表面產生金屬的殘留，并能優(yōu)化硅通孔互聯(lián)結構的表面的均勻性，從而增大工藝窗□。
[0028]進一步，在所述通孔的平均密度小于等于2%前提下，所述第一區(qū)域的半導體襯底的表面積小于等于28mm2 (平方毫米)且大于14mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于1.25% ;或者所述第一區(qū)域的半導體襯底的表面積小于等于14mm2且大于3_2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于2.75% ;或者所述第一區(qū)域的半導體襯底的表面積小于等于3_2且大于0.5mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于4.75% ;或者所述第一區(qū)域的半導體襯底的表面積小于等于
0.5mm2且大于0.16mm2時,第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于6.75% ；或者所述第一區(qū)域的半導體襯底的表面積小于等于0.16mm2且大于Omm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于13.75%?？梢詽M足在第一區(qū)域在不同的面積下，第一區(qū)域的通孔密度與半導體襯底上通孔的平均密度之間獲得最優(yōu)化的設置，進一步減小了后續(xù)化學機械研磨金屬層時不同區(qū)域的硅通孔的密度差異造成的研磨速率差異，防止研磨后在第一區(qū)域表面產生金屬的殘留。
[0029]進一步，所述化學機械研磨工藝采用的研磨液的主體成分為二氧化硅，質量百分比濃度為1.0?1.2g/ml，稀釋劑為去離子水，PH值為5.5?6.5，研磨液的流量為100?200毫升每分鐘，研磨工藝中研磨墊的轉速為70?90轉每分鐘，研磨頭的轉速為80?100轉每分鐘，拋光工藝的壓力為15?30千帕，在第一區(qū)域的通孔的密度和半導體襯底上的通孔的平均密度滿足前述的各種要求時，用利于減小第一區(qū)域和第二區(qū)域之間的研磨速率差異，在有效防止第一區(qū)域的表面金屬殘留的同時，提高了研磨的精度和效率，并且能保證第一區(qū)域形成的硅通孔互聯(lián)結構的表面平整度和第二區(qū)域形成的硅通孔互聯(lián)結構的表面平整度的差異較小，從而提高了研磨的工藝窗口。

【專利附圖】

【附圖說明】
[0030]圖1?圖5為本發(fā)明實施例中硅通孔互聯(lián)結構形成過程的結構示意圖。

【具體實施方式】
[0031]發(fā)明人在采用現(xiàn)有的硅通孔工藝形成硅通孔互聯(lián)結構的過程中發(fā)現(xiàn)，在化學機械研磨所述金屬銅層時，硅通孔密集區(qū)(單位面積內的硅通孔數(shù)量較大的區(qū)域)的表面相比于硅通孔疏松區(qū)(單位面積內的硅通孔數(shù)量較大的區(qū)域)的表面更容易產生金屬銅的殘留，其具體原因為:硅通孔密集區(qū)的通孔數(shù)量較多，通孔中填充金屬銅后，相應的硅通孔密集區(qū)金屬銅的含量比較多，因而使得硅通孔密集區(qū)的材料硬度會低于硅通孔疏松區(qū)的材料硬度，某一區(qū)域材料硬度越小，化學機械研磨時的摩擦力越小，對該區(qū)域的研磨速率會越低。因此現(xiàn)有在采用化學機械研磨去除掩膜層表面的金屬銅層時，對硅通孔密集區(qū)的掩膜層表面得金屬銅層的研磨速率較快，對硅通孔疏松區(qū)的掩膜層表面的金屬銅層的研磨速率較低，造成疏松區(qū)和密集區(qū)的研磨的速率差異，在硅通孔疏松區(qū)表面銅已經(jīng)研磨干凈時，硅通孔密集區(qū)處仍有銅的殘留。雖然現(xiàn)有可以通過延長化學機械研磨的時間以去除密集區(qū)表面殘留的金屬銅，但是延長化學機械研磨的時間將使得疏松區(qū)的通孔中的金屬銅的過研磨現(xiàn)象會非常明顯，在疏松區(qū)的通孔中的金屬銅表面產生大的凹陷，嚴重影響形成的硅通孔互聯(lián)結構的表面的均勻性。
[0032]經(jīng)過發(fā)明人進一步研究，硅通孔密集區(qū)中的硅通孔密度越大(單位面積內的硅通孔數(shù)量)、或者硅通孔密集區(qū)的硅通孔密度與硅通孔疏松區(qū)的硅通孔密度的差異越大，硅通孔密集區(qū)表面殘留的金屬銅會越多。
[0033]為解決上述問題，本發(fā)明提出一種硅通孔布局結構、硅通孔互聯(lián)結構的形成方法，通過優(yōu)化第一區(qū)域的通孔密度與半導體襯底上通孔的平均密度的關系，在采用化學金屬研磨工藝平坦化金屬層，減小因不同區(qū)域的硅通孔的密度差異造成的研磨速率差異，防止研磨后的表面金屬的殘留，并能優(yōu)化硅通孔互聯(lián)結構的表面的均勻性，從而增大工藝窗口。
[0034]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的【具體實施方式】做詳細的說明。在詳述本發(fā)明實施例時，為便于說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發(fā)明的保護范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。
[0035]圖1?圖5為本發(fā)明實施例中硅通孔互聯(lián)結構形成過程的結構示意圖。
[0036]首先，請結合參考圖1和圖2，圖2為圖1沿切割線AB方向的剖面結構示意圖，提供半導體襯底300，所述半導體襯底300具有第一區(qū)域31和第二區(qū)域32，半導體襯底300上第一區(qū)域31之外的區(qū)域為第二區(qū)域32 ;刻蝕第一區(qū)域31和第二區(qū)域32的半導體襯底300，在第一區(qū)域31和第二區(qū)域32的半導體襯底300中形成若干分立的通孔301，第一區(qū)域31的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一區(qū)域31的通孔密度為第一區(qū)域31內的所有通孔301的開口面積之和與第一區(qū)域31的半導體襯底300的表面積之比，通孔的平均密度為第一區(qū)域31和第二區(qū)域32內所有通孔301的開口面積之和與第一區(qū)域31和第二區(qū)域32半導體襯底300的總表面積之比。
[0037]所述半導體襯底300為硅襯底、鍺襯底、硅鍺襯底、碳化硅襯底、氮化鎵襯底、絕緣體上硅襯底其中的一種襯底。
[0038]半導體襯底300上具有第一區(qū)域31，半導體襯底300上第一區(qū)域31之外的區(qū)域均為第二區(qū)域31，第二區(qū)域32可以位于第一區(qū)域31的一側，第二區(qū)域32也可以包圍第一區(qū)域31，第一區(qū)域31的半導體襯底中形成有若干分立的通孔301，第一區(qū)域31的通孔301的開口面積可以相等或不相等，第一區(qū)域31的通孔密度為第一區(qū)域31中所有通孔301的開口面積之和與第一區(qū)域31的表面積之比，本實施例中，參考圖1，以第一區(qū)域31具有9個通孔301作為示例，第一區(qū)域31的通孔密度是指第一區(qū)域31中的9個通孔301的開口面積之和與第一區(qū)域31的表面積之比，通孔的平均密度為第一區(qū)域31的9個通孔301開口面積和第二區(qū)域32內的16個通孔301的開口面積之和與半導體襯底300的總表面積之比。需要說明的是，圖1中第一區(qū)域31和第二區(qū)域32的大小和分布、以及通孔301的數(shù)量位置等只是作為示例，其并不能限制本發(fā)明的保護范圍。
[0039]所述第一區(qū)域31的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，優(yōu)化了第一區(qū)域31的通孔密度與半導體襯底300上通孔的平均密度的關系，既滿足通孔301疏密分布的要求，又能后續(xù)在通孔301中填充滿金屬層后，使得第一區(qū)域31的待研磨材料的硬度與第二區(qū)域32的研磨材料的硬度的差異減小，當采用化學金屬研磨工藝平坦化金屬層時，減小因不同區(qū)域的硅通孔的密度差異造成的研磨速率差異，防止研磨后在第一區(qū)域31表面產生金屬的殘留，并能優(yōu)化硅通孔互聯(lián)結構的表面的均勻性，從而增大工藝窗口。
[0040]發(fā)明人進一步研究發(fā)現(xiàn)，當?shù)谝粎^(qū)域31的面積大小不同時，第一區(qū)域31的通孔密度與半導體襯底300上通孔的平均密度的差值的大小對后續(xù)的第一區(qū)域31和第二區(qū)域31的研磨的速率差異有較大的影響，為了進一步減小后續(xù)化學機械研磨時不同區(qū)域的硅通孔的密度差異造成的研磨速率差異，防止研磨后在第一區(qū)域31產生表面金屬的殘留，本發(fā)明提供了以下較優(yōu)選的實施例。
[0041]第一優(yōu)選的實施例，當所述第一區(qū)域31的半導體襯底300的表面積小于等于28mm2 (平方毫米)且大于14mm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于1.25%，且所述通孔的平均密度小于等于2%。
[0042]第二優(yōu)選實施例，當所述第一區(qū)域31的半導體襯底300的表面積小于等于14mm2且大于3mm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于2.75%，且所述通孔的平均密度小于等于2%。
[0043]第三優(yōu)選實施例，當所述第一區(qū)域31的半導體襯底300的表面積小于等于3mm2且大于0.5mm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于4.75%，且所述通孔的平均密度小于等于2%。
[0044]第四優(yōu)選實施例，當所述第一區(qū)域31的半導體襯底300的表面積小于等于0.5mm2且大于0.16mm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于6.75%，且所述通孔的平均密度小于等于2%。
[0045]第五優(yōu)選實施例，當所述第一區(qū)域31的半導體襯底300的表面積小于等于
0.16_2且大于Omm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于
13.75%，且所述通孔的平均密度小于等于2%。
[0046]上述5個優(yōu)選實施例中，可以滿足在第一區(qū)域31在不同的面積下，第一區(qū)域31的通孔密度與半導體襯底300上通孔的平均密度之間獲得最優(yōu)化的設置，進一步減小了后續(xù)化學機械研磨金屬層時不同區(qū)域的硅通孔的密度差異造成的研磨速率差異，防止研磨后在第一區(qū)域31表面產生金屬的殘留。
[0047]本實施例中，所述第一區(qū)域31的數(shù)量為I個，在本發(fā)明的其他實施例中，所述第一區(qū)域31的數(shù)量大于等于2個，每一個第一區(qū)域31的表面積相等或不相等，不同面積的第一區(qū)域31中的通孔的密度與半導體襯底300上通孔的平均密度的關系滿足上述5個優(yōu)選實施例中對應的第一區(qū)域31的通孔密度與通孔的平均密度的關系，當半導體襯底300上具有多個第一區(qū)域31時，并且第一區(qū)域31的表面積相等或不相等時，通過優(yōu)化多個第一區(qū)域31的通孔密度與平均密度的關系，有利于減小多個第一區(qū)域31和第二區(qū)域32的研磨時的研磨速率差異，防止在第一區(qū)域31表面產生金屬的殘留。
[0048]本實施例中，所述第一區(qū)域31和第二區(qū)域32的半導體襯底300的總表面積等于單個芯片的面積。半導體襯底300為晶圓上形成的一個晶粒(Die)，晶圓上每一個晶粒(Die)上的通孔301的分布相同。
[0049]請參考圖2，本發(fā)明實施例中，在刻蝕半導體襯底300之前，在半導體襯底300的表面形成掩膜層302 (掩膜層302在圖1中未示出)，所述掩膜層302作為后續(xù)刻蝕半導體襯底300時的掩膜，所述掩膜層302還可以作為后續(xù)化學機械研磨金屬層時的停止層，所述掩膜層302中形成有若干開口 303，開口 303的位置和寬度與形成的通孔301的位置和寬度相對應。
[0050]所述掩膜層302的材料為氮化硅、氧化硅、碳化硅、氮氧化硅、氮化硼或無定形碳。所述掩膜層302的厚度根據(jù)實際的工藝確定。
[0051]在本發(fā)明的其他實施例中，所述半導體襯底300和掩膜層302之間還形成有介質層，半導體襯底300上和/或介質層中形成有半導體器件，后續(xù)通過形成的硅通孔互聯(lián)結構將半導體器件與另外一個半導體襯底上的半導體器件相連，所述半導體器件可以為但不限于晶體管、電容器、電感器、電阻、存儲器、互聯(lián)結構等。
[0052]本發(fā)明實施例中，采用掩膜層302為掩膜刻蝕所述半導體襯底300時采用的刻蝕工藝為Bosch (博世)刻蝕工藝，使形成的通孔301具有良好的開口形貌和側壁形貌，防止開口的形貌差異對第一區(qū)域31的通孔密度和半導體襯底300上的通孔的平均密度的影響，有利于減小第一區(qū)域31的通孔密度與半導體襯底300上通孔的平均密度的差異，使得第一區(qū)域31的通孔密度與半導體襯底300上通孔的平均密度的具有較優(yōu)關系，防止研磨后的金屬殘留。
[0053]具體的，所述Bosch刻蝕工藝包括刻蝕步驟和聚合物沉積步驟,所述刻蝕步驟和聚合物沉積步驟交替進行，首先，進行刻蝕步驟，采用等離子刻蝕工藝刻蝕去除部分厚度的半導體襯底300材料，形成刻蝕孔，所述等離子體刻蝕采用的氣體為SF6,所述刻蝕步驟刻蝕時間為I?3秒，刻蝕深度小于I微米；然后進行聚合物沉積步驟，在所述刻蝕孔側壁形成聚合物，聚合物沉積步驟采用氣體為C4F8，所述聚合物的作用是，在進行下一步刻蝕步驟時，保護已形成的孔洞側壁不被刻蝕到，從而保證整個刻蝕過程的各向異性；交替進行所述離子體刻蝕步驟和所述聚合物沉積步驟，直至形成通孔301。
[0054]接著，請參考圖3，在通孔301的底部和側壁表面以及掩膜層302表面形成阻擋層304，所述阻擋層304用于防止后續(xù)形成的硅通孔互聯(lián)結構中的金屬向半導體襯底300和/或介質層中擴散，影響器件的穩(wěn)定性。
[0055]所述阻擋層304 的材料為 T1、Ta、TiN, TaN, TiAl、TaC, TaSiN, TiAlN 中的一種或幾種，阻擋層304的形成工藝為原子層沉積工藝、化學氣相沉積工藝或濺射等。
[0056]所述通孔301的側壁和底部與阻擋層304還可以形成絕緣層(圖中未示出)，所述絕緣層用于電學隔離阻擋層304和半導體襯底300，所述絕緣層材料可以為氧化硅，絕緣層的形成工藝為熱氧化或化學氣相沉積。
[0057]接著，請參考圖4，在所述阻擋層304表面形成金屬層305，金屬層305填充滿所述通孔301 (參考圖3)。
[0058]所述金屬層305的形成工藝為電鍍，金屬層305的材料為銅、鎢或鋁。本實施例中所述金屬層305的材料為銅，在進行電鍍前，還可以在阻擋層304表面形成一層種子層。
[0059]所述金屬層305的材料為鎢或者鋁時，金屬層305可以采用物理氣相沉積工藝或者濺射工藝形成。
[0060]接著，請參考圖5，采用化學機械研磨工藝平坦化所述金屬層305 (參考圖4)，形成娃通孔互聯(lián)結構306。
[0061]所述化學機械研磨工藝采用的研磨液的主體成分為二氧化硅，質量百分比濃度為
1.0?1.2g/ml,稀釋劑為去離子水,PH值為5.5?6.5,研磨液的流量為100?200毫升每分鐘，研磨工藝中研磨墊的轉速為70?90轉每分鐘，研磨頭的轉速為80?100轉每分鐘，拋光工藝的壓力為15?30千帕，在第一區(qū)域31的通孔的密度和半導體襯底300上的通孔的平均密度滿足前述的各種要求時，用利于減小第一區(qū)域31和第二區(qū)域32之間的研磨速率差異，在有效防止第一區(qū)域31的表面金屬殘留的同時，提高了研磨的精度和效率，并且能保證第一區(qū)域31形成的硅通孔互聯(lián)結構306的表面平整度和第二區(qū)域32形成的硅通孔互聯(lián)結構306的表面平整度的差異較小，從而提高了研磨的工藝窗口。
[0062]進行化學機械研磨時，去除掩膜層302表面的阻擋層304。
[0063]在形成硅通孔互聯(lián)結構306后，還包括，平坦化所述半導體襯底300的底部，直至暴露出娃通孔互聯(lián)結構306底部表面,使娃通孔互聯(lián)結構306底部可以與另外一個半導體襯底300上的互聯(lián)結構或半導體器件相連。
[0064]本發(fā)明實施例還提供了一種硅通孔布局結構，請參考圖1，包括:半導體襯底300，所述半導體襯底300具有第一區(qū)域31和第二區(qū)域32，半導體襯底300上第一區(qū)域31之外的區(qū)域為第二區(qū)域32 ;位于第一區(qū)域31和第二區(qū)域32的半導體襯底300中的若干分立的通孔301，第一區(qū)域301的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一區(qū)域31的通孔密度為第一區(qū)域31內的所有通孔301的開口面積之和與第一區(qū)域31的半導體襯底300表面積之比，通孔的平均密度為第一區(qū)域31和第二區(qū)域32內所有通孔301的開口面積之和與第一區(qū)域31和第二區(qū)域32的半導體襯底300的總表面積之比。
[0065]當所述第一區(qū)域31的半導體襯底300的表面積小于等于28mm2且大于14mm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于1.25%。
[0066]當所述第一區(qū)域31的半導體襯底300的表面積小于等于14mm2且大于3mm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于2.75%。
[0067]當所述第一區(qū)域31的半導體襯底300的表面積小于等于3mm2且大于0.5mm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于4.75%。
[0068]當所述第一區(qū)域31的半導體襯底300的表面積小于等于0.5mm2且大于0.16mm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于6.75%。
[0069]當所述第一區(qū)域31的半導體襯底300的表面積小于等于0.16mm2且大于Omm2時，第一區(qū)域31的通孔密度與通孔的平均密度的差值小于等于13.75%。
[0070]所述第一區(qū)域31的數(shù)量大于等于I個，第一區(qū)域31的數(shù)量大于等于2個時，每個第一區(qū)域31的面積相等或不相等，并且每個第一區(qū)域31的通孔密度與通孔的平均密度的關系滿足上述不同面積的第一區(qū)域情況下，對應的第一區(qū)域31的通孔密度與通孔的平均密度之間的關系。
[0071]綜上，本發(fā)明實施例提供的一種硅通孔布局結構、硅通孔互聯(lián)結構的形成方法，通過優(yōu)化第一區(qū)域的通孔密度與半導體襯底上通孔的平均密度的關系，在采用化學金屬研磨工藝平坦化金屬層，減小因不同區(qū)域的硅通孔的密度差異造成的研磨速率差異，防止研磨后的表面金屬的殘留，并能優(yōu)化硅通孔互聯(lián)結構的表面的均勻性，從而增大工藝窗口。
[0072]本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
【權利要求】
1.一種硅通孔互聯(lián)結構的形成方法，其特征在于，包括: 提供半導體襯底，所述半導體襯底具有第一區(qū)域和第二區(qū)域，半導體襯底上第一區(qū)域之外的區(qū)域為第二區(qū)域； 刻蝕第一區(qū)域和第二區(qū)域的半導體襯底，在第一區(qū)域和第二區(qū)域的半導體襯底中形成若干分立的通孔，第一區(qū)域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一區(qū)域的通孔密度為第一區(qū)域內的所有通孔的開口面積之和與第一區(qū)域的半導體襯底的表面積之比，通孔的平均密度為第一區(qū)域和第二區(qū)域內所有通孔的開口面積之和與第一區(qū)域和第二區(qū)域的半導體襯底的總表面積之比； 在所述半導體襯底上形成金屬層，金屬層填充滿所述通孔； 采用化學機械研磨工藝平坦化所述金屬層，形成硅通孔互聯(lián)結構。
2.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于28mm2且大于14mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于1.25%。
3.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于14_2且大于3_2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于2.75%。
4.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于3_2且大于0.5_2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于4.75%。
5.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于0.5mm2且大于0.16mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于6.75%。
6.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于0.16mm2且大于Omm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于13.75%。
7.如權利要求2~6任一項所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述半導體襯底上第一區(qū)域的數(shù)量大于等于兩個，每一個第一區(qū)域的表面積相等或不相等。
8.如權利要求2~6任一項所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述化學機械研磨工藝采用的研磨液的主體成分為二氧化硅，質量百分比濃度為1.0~1.2g/ml，稀釋劑為去離子水，PH值為5.5~6.5，研磨液的流量為100~200毫升每分鐘，研磨工藝中研磨墊的轉速為70~90轉每分鐘，研磨頭的轉速為80~100轉每分鐘，拋光工藝的壓力為15~30千帕。
9.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述第一區(qū)域和第二區(qū)域的半導體襯底的總表面積等于單個芯片的面積。
10.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述半導體襯底上還形成有掩膜層，掩膜層中具有與通孔位置相對應的開口，進行化學機械研磨工藝時，以掩膜層作為停止層。
11.如權利要求10所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述掩膜層的材料為氮化娃、氧化娃、碳化娃、氮氧化娃、氮化硼或無定形碳。
12.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，形成通孔后，在通孔的底部和側壁形成阻擋層。
13.如權利要求12所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述阻擋層的材料為 T1、Ta、TiN, TaN, TiAl、TaC, TaSiN, TiAlN 中的一種或幾種。
14.如權利要求1所述的硅通孔互聯(lián)結構的形成方法，其特征在于，所述金屬層的形成工藝為電鍍，金屬層的材料為銅、鎢或鋁。
15.—種娃通孔布局結構,其特征在于,包括: 半導體襯底，所述半導體襯底具有第一區(qū)域和第二區(qū)域，半導體襯底上第一區(qū)域之外的區(qū)域為第二區(qū)域； 位于第一區(qū)域和第二區(qū)域的半導體襯底中的若干分立的通孔，第一區(qū)域的通孔密度大于通孔的平均密度，且所述通孔的平均密度小于等于2%，其中，第一區(qū)域的通孔密度為第一區(qū)域內的所有通孔的開口面積之和與第一區(qū)域的半導體襯底表面積之比，通孔的平均密度為第一區(qū)域和第二區(qū)域內所有通孔的開口面積之和與第一區(qū)域和第二區(qū)域的半導體襯底的總表面積之比。
16.如權利要求15所述的硅通孔布局結構，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于28mm2且大于14mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于1.25%。
17.如權利要求 15所述的硅通孔布局結構，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于14_2且大于3_2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于2.75%。
18.如權利要求15所述的硅通孔布局結構，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于3_2且大于0.5_2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于4.75%。
19.如權利要求15所述的硅通孔布局結構，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于0.5mm2且大于0.16mm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于6.75%。
20.如權利要求15所述的硅通孔布局結構，其特征在于，所述第一區(qū)域的半導體襯底的表面積小于等于0.16mm2且大于Omm2時，第一區(qū)域的通孔密度與通孔的平均密度的差值小于等于13.75%。
【文檔編號】H01L21/768GK104078416SQ201310106719
【公開日】2014年10月1日 申請日期:2013年3月28日 優(yōu)先權日:2013年3月28日
【發(fā)明者】張武志, 陳曉軍, 劉煊杰, 張海芳 申請人:中芯國際集成電路制造(上海)有限公司