具有非對(duì)稱(chēng)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器及其控制方法
【專(zhuān)利摘要】本申請(qǐng)公開(kāi)了非對(duì)稱(chēng)晶體管、采用所述非對(duì)稱(chēng)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，以及所述靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器的控制方法。所述非對(duì)稱(chēng)晶體管包括：位于晶體管第一端的第一摻雜區(qū)和位于晶體管第二端的第二摻雜區(qū)，第二端沿著第一方向與第一端相對(duì)；位于第一摻雜區(qū)和第二摻雜區(qū)之間的溝道區(qū)；以及設(shè)置于溝道區(qū)上的柵極。其中，第一摻雜區(qū)和第二摻雜區(qū)摻雜有第一類(lèi)型雜質(zhì)，晶體管從第一端到第二端的導(dǎo)通電流與從第二端到第一端的導(dǎo)通電流大小不同。根據(jù)本申請(qǐng)的裝置和方法，在數(shù)據(jù)存取過(guò)程中，數(shù)據(jù)讀取穩(wěn)定性增強(qiáng)、數(shù)據(jù)寫(xiě)入能力提高并且漏電功耗減少。
【專(zhuān)利說(shuō)明】具有非對(duì)稱(chēng)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器及其控制方法【技術(shù)領(lǐng)域】
[0001]本申請(qǐng)涉及非對(duì)稱(chēng)晶體管、采用所述非對(duì)稱(chēng)晶體管作為位線(xiàn)訪(fǎng)問(wèn)器件的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，以及所述靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器的控制方法。
【背景技術(shù)】
[0002]靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(SRAM ;Static Random Access Memory)廣泛應(yīng)用于高性能微處理器和片上系統(tǒng)。片上存儲(chǔ)器的數(shù)量在每個(gè)新的技術(shù)節(jié)點(diǎn)中都不斷增加，以滿(mǎn)足現(xiàn)代微處理器和片上系統(tǒng)對(duì)性能不斷提高的要求。隨著半導(dǎo)體技術(shù)節(jié)點(diǎn)的推進(jìn)，電源電壓不斷降低，器件尺寸不斷縮小，靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(SRAM)的讀數(shù)據(jù)穩(wěn)定性和寫(xiě)操作能力被削弱。同時(shí)，大量的晶體管用于現(xiàn)代微處理器的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器陣列中，存儲(chǔ)器陣列因此是漏電功耗的重要來(lái)源。新型的緊湊的、穩(wěn)定的、低能耗的SRAM單元因此亟待提出。
[0003]圖1示出了一個(gè)標(biāo)準(zhǔn)的6晶體管SRAM單元。圖1所示的6晶體管SRAM單元包括兩條位線(xiàn)(BL和BLB)，一條字線(xiàn)(WL)，兩個(gè)位線(xiàn)訪(fǎng)問(wèn)晶體管(N3和N4)，以及兩個(gè)交叉耦合的反相器(由P1、P2、N1和N2組成)。在讀寫(xiě)操作時(shí)，兩個(gè)數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)(節(jié)點(diǎn)_1和節(jié)點(diǎn)_2)都通過(guò)位線(xiàn)訪(fǎng)問(wèn)晶體管與位線(xiàn)直接相連。在圖1所示的SRAM單元中，在讀操作過(guò)程中，由于位線(xiàn)訪(fǎng)問(wèn)晶體管和交叉耦合的反相器中下拉晶體管之間在讀周期時(shí)的分壓，6晶體管SRAM單元中存儲(chǔ)“0”的節(jié)點(diǎn)升高到一個(gè)比地電壓高的電壓值。因此6晶體管SRAM單元中的位線(xiàn)訪(fǎng)問(wèn)晶體管的強(qiáng)度應(yīng)當(dāng)比下拉晶體管弱，以保持足夠的讀數(shù)據(jù)穩(wěn)定性。相反的，在寫(xiě)操作過(guò)程中，為了寫(xiě)入“0”，存儲(chǔ)“I”的數(shù)據(jù)節(jié)點(diǎn)通過(guò)位線(xiàn)訪(fǎng)問(wèn)晶體管放電。標(biāo)準(zhǔn)6晶體管SRAM單元中的位線(xiàn)訪(fǎng)問(wèn)晶體管的強(qiáng)度應(yīng)當(dāng)比上拉晶體管強(qiáng)，以便在寫(xiě)操作過(guò)程中提供更快的寫(xiě)速度和更寬的寫(xiě)操作容限。由此可見(jiàn)，為了達(dá)到足夠高的讀數(shù)據(jù)穩(wěn)定性和寫(xiě)操作容限，對(duì)于標(biāo)準(zhǔn)6晶體管SRAM單元中的位線(xiàn)訪(fǎng)問(wèn)晶體管存在互相沖突的尺寸要求。圖2和圖3分別示出了通常用作圖1所示SRAM單元中位線(xiàn)訪(fǎng)問(wèn)晶體管的、n型對(duì)稱(chēng)負(fù)重疊(underlap)互連型雙柵極FinFET和n型對(duì)稱(chēng)負(fù)重疊分立型雙柵極FinFET。圖2和圖3所示的晶體管具有對(duì)稱(chēng)的柵極負(fù)重疊，其從右到左的導(dǎo)通電流與從左到右的導(dǎo)通電流大小相同。顯然，上述晶體管不能滿(mǎn)足SRAM單元中對(duì)于位 線(xiàn)訪(fǎng)問(wèn)晶體管的互相沖突的尺寸要求。因此，需要提供能夠緩解上述尺寸沖突要求、同時(shí)提高讀數(shù)據(jù)穩(wěn)定性和寫(xiě)操作能力、并且具有更低漏電流的新型器件。

【發(fā)明內(nèi)容】

[0004]根據(jù)本申請(qǐng)的一個(gè)方面，提供了一種非對(duì)稱(chēng)晶體管，包括:位于所述晶體管第一端的第一摻雜區(qū)和位于所述晶體管第二端的第二摻雜區(qū)，所述第二端沿著第一方向與所述第一端相對(duì)；位于所述第一摻雜區(qū)和所述第二摻雜區(qū)之間的溝道區(qū)；以及設(shè)置于所述溝道區(qū)上的柵極，其中，所述第一摻雜區(qū)和所述第二摻雜區(qū)摻雜有第一類(lèi)型雜質(zhì)，所述晶體管從所述第一端到所述第二端的導(dǎo)通電流與從所述第二端到所述第一端的導(dǎo)通電流大小不同。
[0005]根據(jù)一個(gè)實(shí)施方案，所述柵極和所述溝道區(qū)被設(shè)置為在所述溝道區(qū)兩側(cè)形成非對(duì)稱(chēng)的柵極負(fù)重疊，其中靠近所述第一端的柵極負(fù)重疊長(zhǎng)度小于靠近所述第二端的柵極負(fù)重疊長(zhǎng)度。
[0006]根據(jù)一個(gè)實(shí)施方案，所述柵極沿著所述第一方向包括功函數(shù)不同的第一部分和第二部分，所述第一部分靠近所述第一端，所述第二部分靠近所述第二端，所述第二部分的柵極功函數(shù)高于所述第一部分的柵極功函數(shù)。
[0007]根據(jù)一個(gè)實(shí)施方案，所述第二摻雜區(qū)還摻雜有第二類(lèi)型雜質(zhì)，從而在所述溝道區(qū)與所述第二摻雜區(qū)之間形成摻雜有第二類(lèi)型雜質(zhì)的額外摻雜區(qū)。
[0008]根據(jù)一個(gè)實(shí)施方案，所述第二類(lèi)型雜質(zhì)的摻雜濃度小于所述第一類(lèi)型雜質(zhì)的摻雜濃度。
[0009]根據(jù)一個(gè)實(shí)施方案，所述第二類(lèi)型雜質(zhì)的摻雜梯度小于所述第一類(lèi)型雜質(zhì)的摻雜梯度。
[0010]根據(jù)一個(gè)實(shí)施方案，所述第一類(lèi)型雜質(zhì)為n型、所述第二類(lèi)型雜質(zhì)為p型。
[0011]根據(jù)一個(gè)實(shí)施方案，所述第一類(lèi)型雜質(zhì)為p型、所述第二類(lèi)型雜質(zhì)為n型。
[0012]根據(jù)一個(gè)實(shí)施方案，所述第二摻雜區(qū)沿著所述第一方向包括摻雜濃度不同的第一子摻雜區(qū)和第二子摻雜區(qū)，其中所述第一子摻雜區(qū)靠近所述柵極，所述第二子摻雜區(qū)遠(yuǎn)離所述柵極。
[0013]根據(jù)一個(gè)實(shí)施方案，所述第二摻雜區(qū)的所述第一子摻雜區(qū)摻雜濃度低于所述第二摻雜區(qū)的所述第二子摻雜區(qū)摻雜濃度。
[0014]根據(jù)一個(gè)實(shí)施方案，所述第一摻雜區(qū)沿著所述第一方向包括摻雜濃度不同的第一子摻雜區(qū)和第二子摻雜區(qū)，其中所述第一摻雜區(qū)的所述第一子摻雜區(qū)靠近所述柵極，所述第一摻雜區(qū)的所述第二子摻雜區(qū)遠(yuǎn)離所述柵極。
[0015]根據(jù)一個(gè)實(shí)施方案，所述第一摻雜區(qū)的所述第一子摻雜區(qū)摻雜濃度低于所述第一摻雜區(qū)的所述第二子摻雜區(qū)摻雜濃度，以及所述第二摻雜區(qū)的所述第一子摻雜區(qū)摻雜濃度低于所述第二摻雜區(qū)的所述第二子摻雜區(qū)摻雜濃度。
[0016]根據(jù)一個(gè)實(shí)施方案，所述第二摻雜區(qū)的所述第一子摻雜區(qū)的摻雜區(qū)域長(zhǎng)度大于所述第一摻雜區(qū)的所述第一子摻雜區(qū)的摻雜區(qū)域長(zhǎng)度。
[0017]根據(jù)一個(gè)實(shí)施方案，所述晶體管為FinFET晶體管。
[0018]根據(jù)一個(gè)實(shí)施方案，所述晶體管為單柵極晶體管、互連型雙柵極晶體管、分立型雙柵極晶體管、三柵極晶體管或環(huán)繞柵極晶體管。
[0019]根據(jù)本申請(qǐng)另一個(gè)方面，提供了一種靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，包括用于讀寫(xiě)數(shù)據(jù)的第一位線(xiàn)和第二位線(xiàn)，以及至少一個(gè)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元，所述靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元包括:反相器組，連接于供電網(wǎng)絡(luò)與地線(xiàn)之間；第一位線(xiàn)訪(fǎng)問(wèn)器件，連接于所述第一位線(xiàn)與所述反相器組的第一端口之間，用于控制所述第一位線(xiàn)與所述第一端口之間的斷開(kāi)和連接，以及第二位線(xiàn)訪(fǎng)問(wèn)器件，連接于所述第二位線(xiàn)與所述反相器組的第二端口之間，用于控制所述第二位線(xiàn)與所述第二端口之間的斷開(kāi)和連接，其中所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件采用如前所述的非對(duì)稱(chēng)晶體管。
[0020]根據(jù)本申請(qǐng)?jiān)僖粋€(gè)方面，提供了一種靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，包括用于讀寫(xiě)數(shù)據(jù)的第一位線(xiàn)和第二位線(xiàn)，以及至少一個(gè)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元，所述靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元包括:反相器組，連接于供電網(wǎng)絡(luò)與地線(xiàn)之間；第一位線(xiàn)訪(fǎng)問(wèn)器件，連接于所述第一位線(xiàn)與所述反相器組的第一端口之間，用于控制所述第一位線(xiàn)與所述第一端口之間的斷開(kāi)和連接，以及第二位線(xiàn)訪(fǎng)問(wèn)器件，連接于所述第二位線(xiàn)與所述反相器組的第二端口之間，用于控制所述第二位線(xiàn)與所述第二端口之間的斷開(kāi)和連接，其中所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件采用如前所述的非對(duì)稱(chēng)晶體管，并且所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件為分立型雙柵極晶體管，所述分立型雙柵極晶體管的一個(gè)柵極由寫(xiě)信號(hào)控制，同時(shí)另一個(gè)柵極由寫(xiě)/讀信號(hào)控制。
[0021]根據(jù)一個(gè)實(shí)施方案，所述反相器組包括第一和第二上拉器件、以及第一和第二下拉器件，所述上拉器件和下拉器件構(gòu)成兩個(gè)交叉耦合的反相器。
[0022]根據(jù)一個(gè)實(shí)施方案，所述上拉器件和/或下拉器件可采用單柵極晶體管、互連型雙柵極晶體管、分立型雙柵極晶體管、三柵極晶體管或環(huán)繞柵極晶體管。
[0023]根據(jù)一個(gè)實(shí)施方案，在作為所述第一位線(xiàn)訪(fǎng)問(wèn)器件時(shí)，所述非對(duì)稱(chēng)晶體管的所述第一端連接至所述第一位線(xiàn)、所述第二端連接至所述第一端口 ；在作為所述第二位線(xiàn)訪(fǎng)問(wèn)器件時(shí)，所述非對(duì)稱(chēng)晶體管的所述第一端連接至所述第二位線(xiàn)、所述第二端連接至所述第二端口。
[0024]根據(jù)本申請(qǐng)又一個(gè)方面，提供了 一種對(duì)上述根據(jù)本申請(qǐng)?jiān)僖粋€(gè)方面的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器進(jìn)行讀寫(xiě)訪(fǎng)問(wèn)的方法，包括:在讀操作時(shí)，所述寫(xiě)信號(hào)與所述寫(xiě)/讀信號(hào)處于相反的邏輯狀態(tài)，以使得所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件的一個(gè)柵極導(dǎo)通而另一個(gè)柵極保持截止；以及在寫(xiě)操作時(shí)，所述寫(xiě)信號(hào)與所述寫(xiě)/讀信號(hào)處于相同的邏輯狀態(tài)，以使得所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件的所述一個(gè)柵極和另一個(gè)柵極均導(dǎo)通。
[0025]根據(jù)本申請(qǐng)的裝置和方法，在數(shù)據(jù)存取過(guò)程中，數(shù)據(jù)讀取穩(wěn)定性增強(qiáng)、數(shù)據(jù)寫(xiě)入能力提聞并且漏電功耗減少。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0026]圖1是一種6晶體管靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的電路示意圖。
[0027]圖2是一種n型對(duì)稱(chēng)負(fù)重疊互連型雙柵極FinFET (FinFET-UL-TG)的示意圖。
[0028]圖3是一種n型對(duì)稱(chēng)負(fù)重疊分立型雙柵極FinFET (FinFET-UL-1G)的示意圖。
[0029]圖4是根據(jù)本申請(qǐng)一個(gè)實(shí)施方案的、n型非對(duì)稱(chēng)負(fù)重疊互連型雙柵極FinFET(FinFET-AU-TG)的示意圖。
[0030]圖5是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型非對(duì)稱(chēng)負(fù)重疊分立型雙柵極FinFET(FinFET-AL-1G)的示意圖。
[0031]圖6是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型雙材料互連型雙柵極FinFET(FinFET-DM-TG)的示意圖。
[0032]圖7是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型雙材料分立型雙柵極FinFET(FinFET-DM-1G)的示意圖。
[0033]圖8是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型雙摻雜擴(kuò)散互連型雙柵極FinFET(FinFET-DD-TG)的示意圖。
[0034]圖9是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型雙摻雜擴(kuò)散分立型雙柵極FinFET(FinFET-DD-1G)的示意圖。[0035]圖10是圖8和9所示n型雙摻雜擴(kuò)散FinFET的摻雜濃度示意圖。
[0036]圖11是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型分級(jí)擴(kuò)散互連型雙柵極FinFET(FinFET-GD-TG)的示意圖。
[0037]圖12是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型分級(jí)擴(kuò)散分立型雙柵極FinFET(FinFET-GD-1G)的示意圖。
[0038]圖13是圖11和12所示n型分級(jí)擴(kuò)散FinFET的摻雜濃度示意圖。
[0039]圖14是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型非對(duì)稱(chēng)分級(jí)擴(kuò)散互連型雙柵極FinFET(FinFET-AGD-1G)的示意圖。
[0040]圖15是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、n型非對(duì)稱(chēng)分級(jí)擴(kuò)散分立型雙柵極FinFET(FinFET-AGD-1G)的示意圖。
[0041]圖16是圖14和15所示n型非對(duì)稱(chēng)分級(jí)擴(kuò)散FinFET的摻雜濃度示意圖。
[0042]圖17是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、具有非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的電路示意圖。
[0043]圖18是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AU-TG)的電路不意圖。
[0044]圖19是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-DD-TG)的電路不意圖。
[0045]圖20是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-DM-TG)的電路不意圖。
[0046]圖21是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-GD-TG)的電路不意圖。
[0047]圖22是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AGD-TG)的電路不意圖。
[0048]圖23是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AU-TG-1)的電路不意圖。
[0049]圖24是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-DD-TG-1)的電路不意圖。
[0050]圖25是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-DM-TG-1)的電路不意圖。
[0051]圖26是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-GD-TG-1)的電路不意圖。
[0052]圖27是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AGD-TG-1)的電路示意圖。
[0053]圖28是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、具有非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的電路示意圖。
[0054]圖29是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AU-1G)的電路不意圖。
[0055]圖30是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-DD-1G)的電路不意圖。[0056]圖31是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-DM-1G)的電路不意圖。
[0057]圖32是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-GD-1G)的電路不意圖。
[0058]圖33是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AGD-1G)的電路不意圖。
[0059]圖34是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AU-1G-1)的電路不意圖。
[0060]圖35是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-DD-1G-1)的電路不意圖。
[0061]圖36是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-DM-1G-1)的電路不意圖。
[0062]圖37是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-GD-1G-1)的電路不意圖。
[0063]圖38是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AGD-1G-1)的電路示意圖。
[0064]圖39示出了根據(jù)本申請(qǐng)一個(gè)示例的FinFET靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)單元的讀操作靜態(tài)噪聲容限的實(shí)驗(yàn)結(jié)果。
[0065]圖40示出了根據(jù)本申請(qǐng)一個(gè)示例的FinFET靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)單元的寫(xiě)操作容限的實(shí)驗(yàn)結(jié)果。
[0066]圖41示出了根據(jù)本申請(qǐng)一個(gè)示例的FinFET靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)單元的漏電功耗的
實(shí)驗(yàn)結(jié)果。
【具體實(shí)施方式】
[0067]以下將以本申請(qǐng)所屬領(lǐng)域的普通技術(shù)人員能夠容易實(shí)施的方式，參照附圖對(duì)本申請(qǐng)的多個(gè)實(shí)施方案進(jìn)行詳細(xì)說(shuō)明。以下說(shuō)明僅為示例性的而非限制性的，本申請(qǐng)不應(yīng)解釋為僅限于本文中說(shuō)明的實(shí)施方案，在不脫離本申請(qǐng)的思想及技術(shù)范圍的情況下應(yīng)理解為包括所有變更、等同物以及替代物。
[0068]本申請(qǐng)所使用的術(shù)語(yǔ)僅以說(shuō)明特定實(shí)施方式而使用，并不用于對(duì)發(fā)明構(gòu)成限制。例如，本申請(qǐng)中“包括”、“具備”或“具有”等術(shù)語(yǔ)，應(yīng)理解為僅用于闡明存在著所述的特定數(shù)字、步驟、動(dòng)作、組成要素、部件或者其結(jié)合，并不是預(yù)先排除一個(gè)或一個(gè)以上的其它特征、數(shù)字、步驟、動(dòng)作、組成要素、部件或其結(jié)合的存在或附加的可能性。
[0069]本文中采用了 “左”、“右”等術(shù)語(yǔ)來(lái)參照附圖描述多種組成要素，但是這些要素不應(yīng)受限于以上術(shù)語(yǔ)和附圖所示的方位關(guān)系。以上術(shù)語(yǔ)僅用于說(shuō)明要素間的相對(duì)位置，并且在不脫離本申請(qǐng)的思想及技術(shù)范圍的情況下“左”、“右”可以互換。
[0070]另外，在本文中采用第一、第二等術(shù)語(yǔ)說(shuō)明多種組成要素，使用所述術(shù)語(yǔ)的目的在于區(qū)別一個(gè)組成要素與另一個(gè)組成要素，而并非構(gòu)成限制。例如，在不脫離本申請(qǐng)范圍的情況下，第一組成要素可以命名為第二組成要素，類(lèi)似地，第二組成要素也可以命名為第一組成要素。[0071]除非另有說(shuō)明，在此使用的所有術(shù)語(yǔ)，包括技術(shù)或科學(xué)術(shù)語(yǔ)，具有與本申請(qǐng)所屬領(lǐng)域的普通技術(shù)人員通常理解的相同的含義。通常使用的詞典所定義的相同的術(shù)語(yǔ)，應(yīng)理解為與相關(guān)技術(shù)上下文所具有的含義一致，除本申請(qǐng)明確定義以外，不應(yīng)解釋成理想或過(guò)于形式的含義。
[0072]以下結(jié)合附圖，對(duì)本申請(qǐng)的具體實(shí)施例進(jìn)行詳細(xì)說(shuō)明。附圖中相似的組成要素使用相似的附圖標(biāo)記，并省略對(duì)同一組成要素的重復(fù)說(shuō)明。
[0073]圖4是根據(jù)本申請(qǐng)一個(gè)實(shí)施方案的、一種新型非對(duì)稱(chēng)晶體管的示意圖。在圖4中，采用了 n型非對(duì)稱(chēng)負(fù)重疊互連型雙柵極FinFET (FinFET-AU-TG)的結(jié)構(gòu)為示例對(duì)本發(fā)明的新型非對(duì)稱(chēng)晶體管進(jìn)行說(shuō)明?？梢岳斫獾氖牵旧暾?qǐng)附圖和【具體實(shí)施方式】中所采用的具體器件結(jié)構(gòu)和電路結(jié)構(gòu)均是示例性而非限制性的，本領(lǐng)域技術(shù)人員可以基于本申請(qǐng)公開(kāi)的內(nèi)容，選用其他不同的設(shè)計(jì)。例如，本發(fā)明的非對(duì)稱(chēng)晶體管可為P型而非n型，根據(jù)柵極結(jié)構(gòu)的不同可采用單柵極晶體管、雙柵極晶體管(互連型或分立型)、三柵極晶體管或環(huán)繞柵極晶體管，并且可采用除FinFET之外的其他類(lèi)型的晶體管，只要能夠?qū)崿F(xiàn)本申請(qǐng)的方案即可。
[0074]圖4所示的晶體管包括由n型擴(kuò)散區(qū)形成的分別位于左側(cè)和右側(cè)的源極/漏極、位于源極和漏極之間的未摻雜的溝道區(qū)、位于溝道區(qū)另外兩側(cè)的柵極、以及形成在柵極與溝道區(qū)之間的柵絕緣層。圖4所示為互連型雙柵極結(jié)構(gòu)。如圖4所示，根據(jù)本實(shí)施方案的非對(duì)稱(chēng)柵極負(fù)重疊FET在溝道左右兩側(cè)的負(fù)重疊具有不同的長(zhǎng)度，其中柵極左側(cè)負(fù)重疊長(zhǎng)度小于柵極右側(cè)負(fù)重疊長(zhǎng)度。與圖2所示的對(duì)稱(chēng)柵極負(fù)重疊FinFET相比，圖4所示非對(duì)稱(chēng)柵極負(fù)重疊FinFET柵極左側(cè)負(fù)重疊長(zhǎng)度小于圖2中對(duì)稱(chēng)柵極負(fù)重疊FinFET的負(fù)重疊長(zhǎng)度，同時(shí)柵極右側(cè)負(fù)重疊長(zhǎng)度大于圖2中對(duì)稱(chēng)柵極負(fù)重疊FinFET的負(fù)重疊長(zhǎng)度。在圖4所示的晶體管中，能夠根據(jù)電流方向不同而產(chǎn)生不同大小的導(dǎo)通電流。而且當(dāng)產(chǎn)生相似導(dǎo)通電流時(shí)，與對(duì)稱(chēng)負(fù)重疊柵極FinFET相比，非對(duì)稱(chēng)負(fù)重疊柵極FinFET產(chǎn)生的漏電流更小。
[0075]具體來(lái)說(shuō)，當(dāng)器件的左端電壓高于右端時(shí)，則左端為漏極，右端為源極。由于右側(cè)的負(fù)重疊更長(zhǎng)，柵極邊緣場(chǎng)不能在晶體管右側(cè)激發(fā)足夠濃度的載流子，右側(cè)溝道電阻也因此增大。從左至右的導(dǎo)通電流因右側(cè)增大的溝道電阻而減小。反之，當(dāng)右端電壓高于左端時(shí)，則右端為漏極，左端為源極。由于左側(cè)的負(fù)重疊區(qū)域更小，柵極邊緣場(chǎng)有效地調(diào)制負(fù)重疊區(qū)域以激發(fā)足夠濃度的載流子，左側(cè)溝道電阻因此減小。從而減小了漏極耗盡區(qū)右邊的溝道電阻。FinFET的有效溝道電阻也因而減小。晶體管從右到左的導(dǎo)通電流因此相較從左到右的導(dǎo)通電流增大。因此在非對(duì)稱(chēng)柵極負(fù)重疊FinFETs器件中從右到左和從左到右的導(dǎo)通電流是動(dòng)態(tài)調(diào)整的。此外，由于增加了溝道長(zhǎng)度，非對(duì)稱(chēng)負(fù)重疊柵極FinFET比對(duì)稱(chēng)負(fù)重疊柵極FinFET的漏電流有所減小。由電流方向決定不同導(dǎo)通電流和非對(duì)稱(chēng)負(fù)重疊柵極FinFET減小漏電流的特性也可在非對(duì)稱(chēng)負(fù)重疊單柵極晶體管、非對(duì)稱(chēng)負(fù)重疊三柵極晶體管和非對(duì)稱(chēng)負(fù)重疊環(huán)繞柵極晶體管中實(shí)現(xiàn)。
[0076]圖5示出了根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種n型非對(duì)稱(chēng)負(fù)重疊分立型雙柵極FinFET。除了圖5中FinFET的兩個(gè)獨(dú)立柵極可以各自單獨(dú)控制以外，圖5中FinFET的器件結(jié)構(gòu)與圖4中的FinFET相同。在附圖中，柵極_F表示前柵極。柵極_B表示后柵極。與圖4中非對(duì)稱(chēng)負(fù)重疊互連型雙柵極FinFET相似，圖5中的晶體管可以根據(jù)電流方向來(lái)產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。
[0077]圖6是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種雙材料柵晶體管的示意圖。在圖6中，采用了 n型雙材料互連型雙柵極FinFET (FinFET-DM-TG)的結(jié)構(gòu)為示例進(jìn)行說(shuō)明。與圖4類(lèi)似，圖6所示的晶體管也包括源極/漏極、溝道區(qū)、柵極、以及柵絕緣層。圖6所示的晶體管在溝道左右兩側(cè)的柵極負(fù)重疊具有相同的長(zhǎng)度，但其柵極被分為兩個(gè)部分。該柵極的兩部分功函數(shù)調(diào)整為器件右邊功函數(shù)高于左邊。
[0078]當(dāng)器件的左端電壓高于右端時(shí)，左端為漏極而右端為源極。因?yàn)橛疫吂瘮?shù)高于左邊，則柵極電場(chǎng)不能調(diào)制溝道右邊以在源極一側(cè)(器件右邊)激發(fā)比左邊更高的載流子濃度，因此器件右邊的有效溝道串聯(lián)電阻比左邊有所增大。當(dāng)左端為漏極時(shí)，從器件左邊到右邊的導(dǎo)通電流因此減小。
[0079]另一種情況是，當(dāng)器件的右端電壓高于左端時(shí)，右端為漏極而左端為源極。左邊柵極邊緣場(chǎng)有效地調(diào)制負(fù)重疊區(qū)域以激發(fā)一個(gè)高的載流子濃度。當(dāng)左端為源極而右端為漏極時(shí)，器件左邊的溝道串聯(lián)電阻會(huì)因此減小。進(jìn)而，漏極激發(fā)的溝道右邊的耗盡區(qū)會(huì)減小柵極下面的溝道電阻。當(dāng)右端是漏極時(shí)整個(gè)溝道串聯(lián)電阻會(huì)因此減小。器件中從右到左的導(dǎo)通電流會(huì)因此比從左到右的有所增大。進(jìn)而，增大的功函數(shù)使雙材料柵極FinFET的漏電流比單材料柵極FinFET的有所減小。因此，具有雙材料柵極FinFET器件中從右到左和從左到右的電流是動(dòng)態(tài)調(diào)整的。這種晶體管根據(jù)電流方向產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。由電流方向決定不同導(dǎo)通電流和雙摻雜擴(kuò)散FinFET減小漏電流的特性也可在雙材料單柵極晶體管，雙材料三柵極晶體管和雙材料環(huán)繞柵極晶體管中實(shí)現(xiàn)。
[0080]圖7示出了根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種n型雙材料分立型雙柵極FinFET。除了圖7中兩個(gè)獨(dú)立柵極可以各自單獨(dú)控制以外，圖7中器件結(jié)構(gòu)與圖6中的相同。與圖6中雙材料互連型雙柵極FinFET相似的是，圖7中晶體管可以根據(jù)電流方向來(lái)產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。
[0081]圖8是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種雙摻雜擴(kuò)散晶體管的示意圖。在圖8中，采用了 n型雙摻雜擴(kuò)散互連型雙柵極FinFET (FinFET-DD-TG)的結(jié)構(gòu)為示例進(jìn)行說(shuō)明。與圖4類(lèi)似，圖8所示的晶體管也包括溝道區(qū)、柵極、柵絕緣層、以及由n型擴(kuò)散區(qū)形成的分別位于左側(cè)和右側(cè)的源極/漏極。圖8所示的晶體管在溝道左右兩側(cè)的柵極負(fù)重疊具有相同的長(zhǎng)度，但在器件右邊靠近溝道區(qū)處沿著n型擴(kuò)散摻雜區(qū)額外增加了 p型擴(kuò)散摻雜，從而在溝道區(qū)與右側(cè)n型擴(kuò)散摻雜區(qū)之間形成摻雜有p型雜質(zhì)的額外摻雜區(qū)。圖10示出了圖8所示n型雙摻雜擴(kuò)散FinFET的摻雜濃度。如圖10所示，p型摻雜濃度比n型摻雜濃度低。而P型摻雜的摻雜梯度高于n型。器件右邊的p型摻雜因此擴(kuò)展到朝向器件左邊的柵極下方。
[0082]當(dāng)器件的左端電壓高于右端時(shí)，左端為漏極而右端為源極。由于右邊溝道摻雜高于左邊，柵極電場(chǎng)不能調(diào)制溝道右邊以在源極端(器件右邊)產(chǎn)生一個(gè)高的載流子濃度。器件右邊的有效溝道串聯(lián)電阻比左邊有所增大。當(dāng)左端為漏極時(shí)器件中從左到右的導(dǎo)通電流也因此減小。
[0083]另一種情況是，當(dāng)器件的右端電壓高于左端時(shí)，右端為漏極而左端為源極。器件左邊沒(méi)有采用額外的P型摻雜。左邊柵極電場(chǎng)邊緣場(chǎng)有效地調(diào)制負(fù)重疊區(qū)域以激發(fā)一個(gè)高的載流子濃度。與右端為源極時(shí)相比，當(dāng)左端為源極時(shí)器件左邊溝道串聯(lián)電阻減小。進(jìn)而，溝道右邊漏極激發(fā)的耗盡區(qū)減小了柵極下方P型摻雜區(qū)的溝道電阻。當(dāng)右端為漏極端時(shí)整個(gè)溝道串聯(lián)電阻會(huì)因此減小。器件從右到左的導(dǎo)通電流比從左到右的有所增大。因此具有雙摻雜擴(kuò)散區(qū)的FinFET器件中從右到左和從左到右的電流是動(dòng)態(tài)調(diào)整的。此外，與單一摻雜FinFET相比，由于抬高了勢(shì)壘使雙摻雜擴(kuò)散FinFET的漏電流有所減少。因此這種晶體管可以根據(jù)電流方向來(lái)產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。由電流方向決定不同導(dǎo)通電流和雙摻雜擴(kuò)散FinFET減小漏電流的特性也可在雙摻雜擴(kuò)散單柵極晶體管，雙摻雜擴(kuò)散三柵極晶體管和雙摻雜擴(kuò)散環(huán)繞柵極晶體管中實(shí)現(xiàn)。
[0084]圖9示出了根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種雙摻雜擴(kuò)散分立型FinFET。除了圖9中兩個(gè)獨(dú)立柵極可以各自單獨(dú)控制以外，圖9中器件結(jié)構(gòu)與圖8中器件相同。與圖8中雙材料互連型雙柵極FinFET相似的是，圖9中晶體管可以根據(jù)電流方向來(lái)產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。
[0085]圖11是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種分級(jí)擴(kuò)散晶體管的示意圖。在圖11中，采用了 n型分級(jí)擴(kuò)散互連型雙柵極FinFET(FinFET-GD-TG)的結(jié)構(gòu)為示例進(jìn)行說(shuō)明。與圖4類(lèi)似，圖11所示的晶體管也包括溝道區(qū)、柵極、柵絕緣層、以及由n型擴(kuò)散區(qū)形成的分別位于左側(cè)和右側(cè)的源極/漏極。圖11所示的晶體管在溝道左右兩側(cè)的柵極負(fù)重疊具有相同的長(zhǎng)度，但其右擴(kuò)散區(qū)摻雜濃度分為兩個(gè)不同摻雜等級(jí)。圖13是圖11中n型分級(jí)擴(kuò)散FinFET的摻雜濃度示意圖。如圖13所示，右擴(kuò)散區(qū)近柵極處擴(kuò)散濃度低而在右方其他區(qū)域聞。
[0086]當(dāng)器件的左端電壓高于右端時(shí)，左端為漏極而右端為源極。由于柵極右邊擴(kuò)散摻雜低于左邊，柵極電場(chǎng)不能調(diào)制溝道右邊以在源極(器件右邊)激發(fā)足夠大的載流子濃度。器件右邊有效溝道串聯(lián)電阻比左邊有所增大。因此當(dāng)左端為漏極時(shí)器件中從左到右的導(dǎo)通電流因右邊較高的溝道電阻而減小。
[0087]另一種情況是，當(dāng)器件的右端電壓高于左端時(shí)，右端為漏極而左端為源極。柵極左邊擴(kuò)散區(qū)摻雜濃度高于柵極右邊。左邊柵極邊緣場(chǎng)有效地調(diào)制負(fù)重疊區(qū)域以激發(fā)足夠的載流子濃度。與右端為源極時(shí)相比，當(dāng)左端為源極時(shí)器件左邊溝道串聯(lián)電阻因此減小。進(jìn)而溝道右邊漏極激發(fā)的耗盡區(qū)減小了柵極右邊低摻雜區(qū)的溝道電阻。當(dāng)右端是漏極時(shí)，整個(gè)溝道串聯(lián)電阻因此減小。器件中從右到左的導(dǎo)通電流因此比從左到右的有所增大。因此具有分級(jí)擴(kuò)散FinFET器件中從右到左和從左到右的電流是動(dòng)態(tài)調(diào)整的。此外，由于抬高了勢(shì)壘，分級(jí)擴(kuò)散FinFET的漏電流比對(duì)稱(chēng)FinFET有所減小。因此這種晶體管可以根據(jù)電流方向來(lái)產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。由電流方向決定不同導(dǎo)通電流和分級(jí)擴(kuò)散FinFET減小漏電流的特性也可在分級(jí)擴(kuò)散單柵極晶體管，分級(jí)擴(kuò)散三柵極晶體管和分級(jí)擴(kuò)散環(huán)繞柵極晶體管中實(shí)現(xiàn)。
[0088]圖12示出了根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種n型分級(jí)擴(kuò)散分立型雙柵極FinFET。除了圖12中兩個(gè)獨(dú)立柵極可以各自單獨(dú)控制以外，圖12中器件結(jié)構(gòu)與圖11中器件相同。與圖11中分級(jí)擴(kuò)散互連型雙柵極FinFET相似的是，圖12中晶體管可以根據(jù)電流方向來(lái)產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。
[0089]圖14是根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種非對(duì)稱(chēng)分級(jí)擴(kuò)散晶體管的示意圖。在圖14中，采用了 n型非對(duì)稱(chēng)分級(jí)擴(kuò)散互連型雙柵極FinFET (FinFET-AGD-1G)的結(jié)構(gòu)為示例進(jìn)行說(shuō)明。與圖4類(lèi)似，圖14所示的晶體管也包括溝道區(qū)、柵極、柵絕緣層、以及由n型擴(kuò)散區(qū)形成的分別位于左側(cè)和右側(cè)的源極/漏極。圖14所示的晶體管在溝道左右兩側(cè)的柵極負(fù)重疊具有相同的長(zhǎng)度，但每個(gè)擴(kuò)散區(qū)的摻雜濃度分為兩個(gè)不同的摻雜等級(jí)。圖16是圖14所示n型非對(duì)稱(chēng)分級(jí)擴(kuò)散FinFET的摻雜濃度示意圖。如圖16所示，每個(gè)擴(kuò)散區(qū)的近柵極處摻雜濃度低，而左部擴(kuò)散區(qū)的最左側(cè)和右部擴(kuò)散區(qū)的最右側(cè)摻雜濃度高，同時(shí)器件右側(cè)高擴(kuò)散摻雜區(qū)域離柵極比左側(cè)遠(yuǎn)，即柵極右邊低擴(kuò)散摻雜區(qū)域長(zhǎng)度相比于左邊較長(zhǎng)。
[0090]當(dāng)器件的左端電壓高于右端時(shí)，左端為漏極而右端為源極。由于與左側(cè)相比，器件右側(cè)高濃度擴(kuò)散摻雜區(qū)域距離柵極遠(yuǎn)，柵極電場(chǎng)不能調(diào)制溝道右邊以在源極一側(cè)(器件的右邊)激發(fā)足夠的載流子濃度。器件右邊有效溝道串聯(lián)電阻比左邊有所增大。當(dāng)左端為漏極時(shí)，器件中從左到右的導(dǎo)通電流因右邊較高的溝道電阻而減小。
[0091]另一種情況是，當(dāng)器件的右端電壓高于左端時(shí)，右端為漏極而左端為源極。與右側(cè)相比，柵極左側(cè)高濃度擴(kuò)散摻雜區(qū)域距離柵極更近。左邊柵極邊緣場(chǎng)有效地調(diào)制低摻雜區(qū)域以激發(fā)足夠載流子濃度。與右端為源極時(shí)相比，當(dāng)左端為源極時(shí)器件左邊溝道串聯(lián)電阻因此減小。進(jìn)而溝道右邊漏極激發(fā)的耗盡區(qū)減小了柵極右邊低摻雜區(qū)域的溝道電阻。當(dāng)右端為漏極時(shí)整個(gè)溝道串聯(lián)電阻因此而減小。器件中從右到左的導(dǎo)通電流也因此比從左到右有所增大。因此具有非對(duì)稱(chēng)分級(jí)擴(kuò)散FinFET器件中從右到左和從左到右的電流是動(dòng)態(tài)調(diào)整的。此外，由于抬高了勢(shì)壘非對(duì)稱(chēng)分級(jí)擴(kuò)散FinFET的漏電流比對(duì)稱(chēng)FinFET有所減小。因此這種晶體管可以根據(jù)電流方向來(lái)產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。由電流方向決定不同導(dǎo)通電流和非對(duì)稱(chēng)分級(jí)擴(kuò)散FinFET減小漏電流的特性也可在非對(duì)稱(chēng)分級(jí)擴(kuò)散單柵極晶體管，非對(duì)稱(chēng)分級(jí)擴(kuò)散三柵極晶體管和非對(duì)稱(chēng)分級(jí)擴(kuò)散環(huán)繞柵極晶體管中實(shí)現(xiàn)。
[0092]圖15示出了根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、一種n型非對(duì)稱(chēng)分級(jí)擴(kuò)散分立型雙柵極FinFET。除了圖15中兩個(gè)獨(dú)立柵極可以各自單獨(dú)控制以外，圖15中器件結(jié)構(gòu)與圖14中相同。與圖14中非對(duì)稱(chēng)分級(jí)擴(kuò)散互連型雙柵極FinFET相似的是，圖15中晶體管可以根據(jù)電流方向來(lái)產(chǎn)生不同大小的導(dǎo)通電流并減小漏電流。
[0093]上文中分別結(jié)合示例性實(shí)施方案對(duì)本申請(qǐng)的非對(duì)稱(chēng)負(fù)重疊晶體管(如圖4和5所示)、雙材料柵晶體管(如圖6和7所示)、雙摻雜擴(kuò)散晶體管(如圖8和9所示)、分級(jí)擴(kuò)散晶體管(如圖11和12所示)和非對(duì)稱(chēng)分級(jí)擴(kuò)散晶體管(如圖14和15所示)進(jìn)行了說(shuō)明。根據(jù)本申請(qǐng)，上述各個(gè)實(shí)施方案的結(jié)構(gòu)可彼此進(jìn)行結(jié)合，其各種組合所獲得的結(jié)構(gòu)均在本申請(qǐng)要求保護(hù)的范圍內(nèi)。
[0094]舉例來(lái)說(shuō)，根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案，本發(fā)明的晶體管可同時(shí)具有圖4所示的非對(duì)稱(chēng)負(fù)重疊結(jié)構(gòu)和圖6所示的雙材料柵結(jié)構(gòu)。即，晶體管的柵極和溝道區(qū)被設(shè)置為在溝道區(qū)兩側(cè)形成非對(duì)稱(chēng)的柵極負(fù)重疊，其中柵極左側(cè)負(fù)重疊長(zhǎng)度小于柵極右側(cè)負(fù)重疊長(zhǎng)度，并且柵極被分為兩個(gè)部分，右部分柵極功函數(shù)高于左部分柵極功函數(shù)。根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案，本發(fā)明的晶體管可同時(shí)具有圖4所示的非對(duì)稱(chēng)負(fù)重疊結(jié)構(gòu)、圖6所示的雙材料柵結(jié)構(gòu)以及圖8所示的雙摻雜擴(kuò)散結(jié)構(gòu)。即，晶體管的柵極左側(cè)負(fù)重疊長(zhǎng)度小于柵極右側(cè)負(fù)重疊長(zhǎng)度，并且柵極右部分柵極功函數(shù)高于左部分柵極功函數(shù)，同時(shí)晶體管右邊靠近溝道區(qū)處沿著n型擴(kuò)散摻雜區(qū)額外增加了 p型擴(kuò)散摻雜，從而在溝道區(qū)與右側(cè)n型擴(kuò)散摻雜區(qū)之間形成摻雜有P型雜質(zhì)的額外摻雜區(qū)。根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案，本發(fā)明的晶體管可同時(shí)具有圖4所示的非對(duì)稱(chēng)負(fù)重疊結(jié)構(gòu)、圖6所示的雙材料柵結(jié)構(gòu)、圖8所示的雙摻雜擴(kuò)散結(jié)構(gòu)以及圖11所示的分級(jí)擴(kuò)散結(jié)構(gòu)。即，晶體管的柵極左側(cè)負(fù)重疊長(zhǎng)度小于柵極右側(cè)負(fù)重疊長(zhǎng)度，柵極右部分柵極功函數(shù)高于左部分柵極功函數(shù)，同時(shí)晶體管溝道區(qū)與右側(cè)n型擴(kuò)散摻雜區(qū)之間形成摻雜有P型雜質(zhì)的額外摻雜區(qū)，并且右側(cè)n型擴(kuò)散摻雜區(qū)摻雜濃度分為兩個(gè)不同摻雜等級(jí)，近柵極處擴(kuò)散濃度低而在右方其他區(qū)域高。根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案，本發(fā)明的晶體管可同時(shí)具有圖4所示的非對(duì)稱(chēng)負(fù)重疊結(jié)構(gòu)、圖6所示的雙材料柵結(jié)構(gòu)、圖8所示的雙摻雜擴(kuò)散結(jié)構(gòu)以及圖14所示的非對(duì)稱(chēng)分級(jí)擴(kuò)散結(jié)構(gòu)。即，晶體管的柵極左側(cè)負(fù)重疊長(zhǎng)度小于柵極右側(cè)負(fù)重疊長(zhǎng)度，柵極右部分柵極功函數(shù)高于左部分柵極功函數(shù)，同時(shí)晶體管溝道區(qū)與右側(cè)n型擴(kuò)散摻雜區(qū)之間形成摻雜有p型雜質(zhì)的額外摻雜區(qū)，并且左右兩側(cè)n型擴(kuò)散摻雜區(qū)的摻雜濃度均分為兩個(gè)不同摻雜等級(jí)，每個(gè)擴(kuò)散區(qū)的近柵極處摻雜濃度低，而左部擴(kuò)散區(qū)的最左側(cè)和右部擴(kuò)散區(qū)的最右側(cè)摻雜濃度高，同時(shí)器件右側(cè)高擴(kuò)散摻雜區(qū)域離柵極比左側(cè)遠(yuǎn)，即柵極右邊低擴(kuò)散摻雜區(qū)域長(zhǎng)度相比于左邊較長(zhǎng)。
[0095]以上僅對(duì)幾種可能的組合結(jié)構(gòu)進(jìn)行了示例性說(shuō)明，本領(lǐng)域技術(shù)人員基于本申請(qǐng)所記載的內(nèi)容，可得知其他各種可能的組合結(jié)構(gòu)，因此在此不再一一列舉。上述各種可能的結(jié)構(gòu)均在本發(fā)明的精神和范圍內(nèi)。
[0096]以上以非對(duì)稱(chēng)晶體管中從右到左導(dǎo)通電流比從左到右導(dǎo)通電流大的結(jié)構(gòu)為例進(jìn)行了說(shuō)明，但如前文所述，本文中的“左”、“右”僅用于說(shuō)明要素間的相對(duì)位置，本領(lǐng)域技術(shù)人員可以理解的是，將上文中晶體管結(jié)構(gòu)中的“左”、“右”進(jìn)行互換、以使得晶體管中從右到左導(dǎo)通電流比從左到右導(dǎo)通電流小也同樣在本申請(qǐng)要求保護(hù)的范圍內(nèi)。本文中不再對(duì)其
列舉。
[0097]圖17示出了根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、具有非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元。如圖17所示，靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元1000包括用于讀寫(xiě)數(shù)據(jù)的兩條位線(xiàn)BL和BLB、一條字線(xiàn)WL、兩個(gè)位線(xiàn)訪(fǎng)問(wèn)器件100和300、以及由兩個(gè)交叉耦合的反相器組成的反相器組200。反相器組200連接于供電網(wǎng)絡(luò)與地線(xiàn)之間，并通過(guò)兩個(gè)數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)(節(jié)點(diǎn)_1和節(jié)點(diǎn)_2)分別連接至位線(xiàn)訪(fǎng)問(wèn)晶體器件100和300，從而分別與位線(xiàn)BL和BLB相連。反相器組200包括上拉器件210和230、以及下拉器件220和240，所述上拉器件和下拉器件構(gòu)成兩個(gè)交叉耦合的反相器。
[0098]根據(jù)本實(shí)施方案，圖17中的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元采用了本發(fā)明的非對(duì)稱(chēng)晶體管作為位線(xiàn)訪(fǎng)問(wèn)晶體管。根據(jù)本申請(qǐng)的一個(gè)實(shí)施方案，非對(duì)稱(chēng)晶體管的左側(cè)連接于位線(xiàn)、右側(cè)連接于數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)，從而當(dāng)存儲(chǔ)器單元工作時(shí)，從位線(xiàn)流到數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的電流小于從數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)流到位線(xiàn)的電流。顯然，當(dāng)采用與附圖所示結(jié)構(gòu)左右相反的非對(duì)稱(chēng)晶體管(即晶體管中從右到左導(dǎo)通電流比從左到右導(dǎo)通電流小)時(shí)，將采用非對(duì)稱(chēng)晶體管的右側(cè)連接于位線(xiàn)、左側(cè)連接于數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的連接方式，從而當(dāng)存儲(chǔ)器單元工作時(shí)，仍然使得從位線(xiàn)流到數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的電流小于從數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)流到位線(xiàn)的電流。位線(xiàn)訪(fǎng)問(wèn)晶體管可由如前文所介紹的非對(duì)稱(chēng)負(fù)重疊晶體管、雙材料柵晶體管、雙摻雜擴(kuò)散晶體管、分級(jí)擴(kuò)散晶體管、非對(duì)稱(chēng)分級(jí)擴(kuò)散晶體管、或上述具有組合結(jié)構(gòu)的非對(duì)稱(chēng)晶體管實(shí)現(xiàn)。上述位線(xiàn)訪(fǎng)問(wèn)晶體管也可為單柵極晶體管，雙柵極晶體管，三柵極晶體管或環(huán)繞柵極晶體管。此外，單柵極晶體管，雙柵極晶體管(互連型或分立型)，三柵極晶體管或環(huán)繞柵極晶體管均可用于上拉和下拉晶體管。當(dāng)上拉晶體管由雙柵極晶體管(分立型)實(shí)現(xiàn)時(shí)，該分立型上拉晶體管的一個(gè)柵極與供電網(wǎng)絡(luò)連接而另一柵極由數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)控制。當(dāng)下拉型晶體管由雙柵極晶體管(分立型)實(shí)現(xiàn)時(shí)，該分立型下拉晶體管的一個(gè)柵極接地而另一柵極由數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)控制。
[0099]圖18至圖27展示了在圖17所示靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元中分別采用上文所描述的本發(fā)明的非對(duì)稱(chēng)晶體管作為位線(xiàn)訪(fǎng)問(wèn)晶體管的10個(gè)具體示例。[0100]其中，圖18至圖22展示了 5個(gè)典型的具有互連型雙柵極FinFET非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AU-TG，SRAM-DD-TG, SRAM-DM-TG, SRAM-GD-TG和SRAM-AGD-TG)的示例。如圖所示，兩個(gè)位線(xiàn)訪(fǎng)問(wèn)器件100和300分別采用非對(duì)稱(chēng)晶體管N3和N4，上拉器件210和230分別采用晶體管Pl和P2，下拉器件220和240分別采用晶體管NI 和 N2。
[0101]可以理解的是，本文中示出的具體電路均是示例性而非限制性的，本領(lǐng)域技術(shù)人員可以基于本申請(qǐng)公開(kāi)的內(nèi)容，根據(jù)不同的設(shè)計(jì)期望選用其他不同的具體電路設(shè)計(jì)。例如，寫(xiě)位線(xiàn)訪(fǎng)問(wèn)器件、上拉器件和下拉器件可為單個(gè)器件(如單個(gè)晶體管)或者器件網(wǎng)絡(luò)(如多個(gè)晶體管構(gòu)成的網(wǎng)絡(luò))。反相器組可采用其他不同的電路結(jié)構(gòu)。本領(lǐng)域技術(shù)人員基于本申請(qǐng)所記載的內(nèi)容，可以得知上述各種可能的存儲(chǔ)器單元的具體結(jié)構(gòu)，因此本文中不再一一列舉。
[0102]在圖18中，位線(xiàn)訪(fǎng)問(wèn)晶體管由非對(duì)稱(chēng)負(fù)重疊柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。為顯示清楚起見(jiàn)，附圖中非對(duì)稱(chēng)負(fù)重疊柵極晶體管在溝道區(qū)域用兩條非對(duì)稱(chēng)粗線(xiàn)表示。對(duì)稱(chēng)負(fù)重疊柵極晶體管在溝道區(qū)域用兩條對(duì)稱(chēng)粗線(xiàn)表示。圖19中，位線(xiàn)訪(fǎng)問(wèn)晶體管由雙摻雜擴(kuò)散FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。附圖中雙摻雜擴(kuò)散晶體管在溝道區(qū)域用實(shí)三角表示。圖20中，位線(xiàn)訪(fǎng)問(wèn)晶體管由雙材料柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。附圖中雙材料柵極晶體管在溝道區(qū)域用空白矩形表示。圖21中，位線(xiàn)訪(fǎng)問(wèn)晶體管由分級(jí)擴(kuò)散FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。附圖中分級(jí)擴(kuò)散晶體管在溝道區(qū)域用L形粗線(xiàn)表示。圖22中，位線(xiàn)訪(fǎng)問(wèn)晶體管由非對(duì)稱(chēng)分級(jí)擴(kuò)散FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。附圖中非對(duì)稱(chēng)分級(jí)擴(kuò)散晶體管在溝道區(qū)域用非對(duì)稱(chēng)T形粗線(xiàn)表示。SRAM-AU-TG (圖18)，SRAM-DD-TG (圖19)，SRAM-DM-TG (圖20)，SRAM-GD-TG (圖21)和SRAM-AGD-TG (圖22)被用作增強(qiáng)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的數(shù)據(jù)讀取穩(wěn)定性，提高數(shù)據(jù)寫(xiě)入能力及減少漏電功耗。
[0103]與圖18至圖22類(lèi)似，圖23至29展示了另外5個(gè)典型的具有互連型雙柵極FinFET非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AU-TG-1、SRAM-DD-TG-1、SRAM-DM-TG-1, SRAM-GD-TG-1和SRAM-AGD-TG-1)的示例。圖23中，位線(xiàn)訪(fǎng)問(wèn)晶體管由互連型雙柵極非對(duì)稱(chēng)負(fù)重疊柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)分立型雙柵極和對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖24中，位線(xiàn)訪(fǎng)問(wèn)晶體管由雙摻雜擴(kuò)散互連型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)分立型雙柵極和分立型雙柵極FinFET實(shí)現(xiàn)。圖25中，位線(xiàn)訪(fǎng)問(wèn)晶體管由雙材料柵極互連型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)分立型雙柵極和對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖26中，位線(xiàn)訪(fǎng)問(wèn)晶體管由分級(jí)擴(kuò)散互連型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)分立型雙柵極和對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖27中，位線(xiàn)訪(fǎng)問(wèn)晶體管由非對(duì)稱(chēng)分級(jí)擴(kuò)散互連型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)互連型雙柵極和分立型雙柵極FinFET實(shí)現(xiàn)。SRAM-AU-TG-1 (圖 23)，SRAM-DD-TG-1 (圖 24)，SRAM-DM-TG-1 (圖 25)，SRAM-GD-TG-1 (圖26)和SRAM-AGD-TG-1 (圖27)被用作增強(qiáng)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的數(shù)據(jù)讀取穩(wěn)定性，提高數(shù)據(jù)寫(xiě)入能力及減少漏電功耗。
[0104]在本文中，關(guān)于存儲(chǔ)器的控制方法將結(jié)合存儲(chǔ)器的工作過(guò)程進(jìn)行說(shuō)明。以下以圖18至圖27中展示的10個(gè)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元為示例對(duì)本發(fā)明存儲(chǔ)器單元的工作過(guò)程進(jìn)行描述。根據(jù)本發(fā)明的控制方法，在未被訪(fǎng)問(wèn)的單元中，字線(xiàn)(WL)信號(hào)保持0V。位線(xiàn)訪(fǎng)問(wèn)晶體管是截止?fàn)顟B(tài)。單元數(shù)據(jù)由交叉耦合反相器保持。位線(xiàn)周期性地預(yù)充為Vdd。字線(xiàn)信號(hào)變?yōu)閂dd時(shí)會(huì)發(fā)起一個(gè)讀操作。位線(xiàn)訪(fǎng)問(wèn)晶體管導(dǎo)通。假如節(jié)點(diǎn)_1存儲(chǔ)了一個(gè)“0”，位線(xiàn)通過(guò)N3和NI放電。因?yàn)樽x電流從位線(xiàn)流向單元的柵極存儲(chǔ)節(jié)點(diǎn)，與位線(xiàn)相連的N3 的端點(diǎn)(如圖 4 中 FinFET-AU-TG,圖 6 中 FinFET-DM-TG,圖 8 中 FinFET-DD-TG，圖 11 中FinFET-GD-TG或圖14中FinFET-AGD-TG的左端)為漏極。由于非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管較高的溝道串聯(lián)電阻，在讀操作中N3的強(qiáng)度變?nèi)?。因此固有的?shù)據(jù)干擾(由N3和NI間的分壓引起)將被非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管顯著地減小。即新提出的非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管能增強(qiáng)數(shù)據(jù)讀取穩(wěn)定性。
[0105]在一個(gè)寫(xiě)操作之前，由傳入的數(shù)據(jù)決定存儲(chǔ)器陣列被訪(fǎng)問(wèn)列的一個(gè)位線(xiàn)放電至OV0字線(xiàn)信號(hào)變?yōu)閂dd來(lái)發(fā)起一個(gè)寫(xiě)入操作過(guò)程。位線(xiàn)訪(fǎng)問(wèn)晶體管導(dǎo)通。假如把位線(xiàn)上的“0”寫(xiě)入原本存儲(chǔ)為“I”的節(jié)點(diǎn)_1，位線(xiàn)訪(fǎng)問(wèn)晶體管(N3)與上拉晶體管(Pl)競(jìng)爭(zhēng)將節(jié)點(diǎn)_1從Vdd放電為0V。因?yàn)閷?xiě)電流從單元數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)流向位線(xiàn)，與位線(xiàn)相連的N3的端點(diǎn)(如圖 4 中 FinFET-AU-TG，圖 6 中 FinFET-DM-TG，圖 8 中 FinFET-DD-TG，圖 11 中 FinFET-GD-TG或圖14中FinFET-AGD-TG的左端)為源極。由于非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管減小的溝道串聯(lián)電阻，N3的強(qiáng)度在寫(xiě)操作過(guò)程中被增強(qiáng)。即新提出的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的寫(xiě)入能力因此被提出的非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管提高。從而靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器的數(shù)據(jù)讀取穩(wěn)定性和寫(xiě)入能力對(duì)于晶體管尺寸的矛盾要求被這種新的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元技術(shù)中的新的非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管所解決。
[0106]圖28示出了根據(jù)本申請(qǐng)另一個(gè)實(shí)施方案的、具有非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元。圖28所示方案與圖17所示方案的區(qū)別在于，圖17所示的存儲(chǔ)器單元僅采用一條字線(xiàn)WL，而圖28所示的存儲(chǔ)器單元中位線(xiàn)訪(fǎng)問(wèn)晶體管由寫(xiě)信號(hào)W控制和寫(xiě)/讀信號(hào)WR共同控制。在圖28所示的實(shí)施方案中，位線(xiàn)訪(fǎng)問(wèn)晶體管由分立型雙柵極晶體管實(shí)現(xiàn)。這種位線(xiàn)訪(fǎng)問(wèn)晶體管的一個(gè)柵極由寫(xiě)信號(hào)W控制，同時(shí)另一個(gè)柵極由寫(xiě)/讀信號(hào)WR控制。在讀操作時(shí)，寫(xiě)信號(hào)與寫(xiě)/讀信號(hào)處于相反的邏輯狀態(tài)，以使得位線(xiàn)訪(fǎng)問(wèn)晶體管的一個(gè)柵極導(dǎo)通而另一個(gè)柵極保持截止，從而使得位線(xiàn)訪(fǎng)問(wèn)晶體管的強(qiáng)度在讀操作過(guò)程中變?nèi)?。在?xiě)操作時(shí)，寫(xiě)信號(hào)與寫(xiě)/讀信號(hào)處于相同的邏輯狀態(tài)，以使得位線(xiàn)訪(fǎng)問(wèn)晶體管的一個(gè)柵極和另一個(gè)柵極均導(dǎo)通，從而使得位線(xiàn)訪(fǎng)問(wèn)晶體管的強(qiáng)度在寫(xiě)操作過(guò)程中被增強(qiáng)。以位線(xiàn)訪(fǎng)問(wèn)晶體管是n型晶體管為例，在一個(gè)讀操作的過(guò)程中，寫(xiě)/讀信號(hào)WR變?yōu)閂dd而寫(xiě)信號(hào)W保持0V。在一個(gè)寫(xiě)操作的過(guò)程中，寫(xiě)信號(hào)W和寫(xiě)/讀信號(hào)WR都變?yōu)閂dd。上拉或下拉晶體管可采用單柵極晶體管，雙柵極晶體管(互連型或分立型)，三柵極晶體管或環(huán)繞柵極晶體管。當(dāng)上拉晶體管由雙柵極晶體管(分立型)實(shí)現(xiàn)時(shí)，該分立型上拉晶體管的一個(gè)柵極與供電網(wǎng)絡(luò)連接而另一柵極由數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)控制。當(dāng)下拉型晶體管由雙柵極晶體管(分立型)實(shí)現(xiàn)時(shí)，此分立型下拉晶體管的一個(gè)柵極接地，另一柵極由數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)控制。
[0107]與圖18至圖27類(lèi)似，圖29至圖38展示了在圖28所示靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元中分別采用上文所描述的本發(fā)明的非對(duì)稱(chēng)分立型雙柵極晶體管作為位線(xiàn)訪(fǎng)問(wèn)晶體管的10個(gè)具體示例。
[0108]其中，圖29至33展示了 5個(gè)典型的具有非對(duì)稱(chēng)分立型雙柵極位線(xiàn)訪(fǎng)問(wèn)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AU-1G、SRAM-DD-1G、SRAM-DM-1G、SRAM-GD-1G 和SRAM-AGD-1G)的示例。如圖所示，兩個(gè)位線(xiàn)訪(fǎng)問(wèn)器件100和300分別采用非對(duì)稱(chēng)晶體管N3和N4，上拉器件210和230分別采用晶體管Pl和P2，下拉器件220和240分別采用晶體管NI 和 N2。
[0109]在圖29中，位線(xiàn)訪(fǎng)問(wèn)晶體管由分立型雙柵極非對(duì)稱(chēng)負(fù)重疊柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖30中，位線(xiàn)訪(fǎng)問(wèn)晶體管由雙摻雜擴(kuò)散分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖31中，位線(xiàn)訪(fǎng)問(wèn)晶體管由雙材料分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖32中，位線(xiàn)訪(fǎng)問(wèn)晶體管由分級(jí)擴(kuò)散分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖33中，位線(xiàn)訪(fǎng)問(wèn)晶體管由非對(duì)稱(chēng)分級(jí)擴(kuò)散分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管由對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。SRAM-AU-1G (圖 29)、SRAM-DD-1G (圖 30)、SRAM-DM-1G (圖 31)、SRAM-GD-1G (圖 32)和SRAM-AGD-1G (圖33)被用作增強(qiáng)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的數(shù)據(jù)讀取穩(wěn)定性，提高數(shù)據(jù)寫(xiě)入能力及減少漏電功耗。
[0110]圖34至38展示了另外5個(gè)典型的具有分立型雙柵極FinFET非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元(SRAM-AU-1G-1、SRAM-DD-1G-1、SRAM-DM-1G-1、SRAM-GD-1G-1和SRAM-AGD-1G-1)的示例。圖34中，位線(xiàn)訪(fǎng)問(wèn)晶體管由非對(duì)稱(chēng)負(fù)重疊分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)分立型雙柵極FinFET和對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖35中，位線(xiàn)訪(fǎng)問(wèn)晶體管由雙摻雜擴(kuò)散分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)互連型雙柵極和分立型雙柵極FinFET實(shí)現(xiàn)。圖36中，位線(xiàn)訪(fǎng)問(wèn)晶體管由雙材料分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)分立型雙柵極FinFET和對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖37中，位線(xiàn)訪(fǎng)問(wèn)晶體管由分級(jí)擴(kuò)散分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)分立型雙柵極和對(duì)稱(chēng)互連型雙柵極FinFET實(shí)現(xiàn)。圖38中，位線(xiàn)訪(fǎng)問(wèn)晶體管由非對(duì)稱(chēng)分級(jí)擴(kuò)散分立型雙柵極FinFET實(shí)現(xiàn)。上拉和下拉晶體管分別由對(duì)稱(chēng)互連型雙柵極和分立型雙柵極FinFET實(shí)現(xiàn)。SRAM-AU-1G-1(圖34)、SRAM-DD-1G-1 (圖 35)、SRAM_DM-1G_I (圖 36)、SRAM_GD-1G_I (圖 37)和 SRAM-DM-1G-1(圖38)被用作增強(qiáng)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的數(shù)據(jù)讀取穩(wěn)定性，提高數(shù)據(jù)寫(xiě)入能力及減少漏電功耗。
[0111]以下以圖29至圖38中展示的10個(gè)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元為示例對(duì)本實(shí)施方案存儲(chǔ)器單元的工作過(guò)程進(jìn)行描述。根據(jù)本發(fā)明的控制方法，在未被訪(fǎng)問(wèn)的單元中，寫(xiě)信號(hào)W和寫(xiě)/讀信號(hào)WR保持0V。位線(xiàn)訪(fǎng)問(wèn)晶體管是截止?fàn)顟B(tài)。位線(xiàn)周期性地預(yù)充為Vdd。寫(xiě)/讀信號(hào)WR變?yōu)閂dd時(shí)會(huì)發(fā)起一個(gè)讀操作。在讀操作過(guò)程中，分立型雙柵極位線(xiàn)訪(fǎng)問(wèn)晶體管只有一個(gè)柵極導(dǎo)通。因此位線(xiàn)訪(fǎng)問(wèn)晶體管的強(qiáng)度在讀操作過(guò)程中變?nèi)酢＜偃绻?jié)點(diǎn)_1存儲(chǔ)了一個(gè)“0”，位線(xiàn)通過(guò)N3和NI放電。因?yàn)樽x電流從位線(xiàn)流向單元數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)，與位線(xiàn)相連的 N3 的端點(diǎn)(如圖 5 中 FinFET-AU-1G,圖 7 中 FinFET-DM-TG,圖 9 中 FinFET-DD-1G,圖12中FinFET-GD-1G或圖15中FinFET-AGD-1G的左端)為漏極。由于非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管更高的溝道串聯(lián)電阻，在讀操作過(guò)程中N3的強(qiáng)度變?nèi)?。因此固有的?shù)據(jù)干擾(由N3和NI間的分壓引起)將被非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管顯著地減小。即新提出的非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管能增強(qiáng)數(shù)據(jù)讀取穩(wěn)定性。[0112]在一個(gè)寫(xiě)操作之前，由傳入的數(shù)據(jù)決定存儲(chǔ)器陣列被訪(fǎng)問(wèn)列的一個(gè)位線(xiàn)放電至OV0寫(xiě)信號(hào)W和寫(xiě)/讀信號(hào)WR都變?yōu)閂dd時(shí)才發(fā)起一個(gè)寫(xiě)操作過(guò)程。位線(xiàn)訪(fǎng)問(wèn)晶體管接通并工作在互連柵極模式。位線(xiàn)訪(fǎng)問(wèn)晶體管強(qiáng)度因此在寫(xiě)操作中被增強(qiáng)。假如把位線(xiàn)上的“0”寫(xiě)入原本存儲(chǔ)為“I”的節(jié)點(diǎn)_1，位線(xiàn)訪(fǎng)問(wèn)晶體管(N3)與上拉晶體管(Pl)競(jìng)爭(zhēng)將節(jié)點(diǎn)_1從Vdd放電為0V。因?yàn)閷?xiě)電流從單元數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)流向位線(xiàn)，與位線(xiàn)相連的N3的端點(diǎn)(如圖 5 中 FinFET-AU-1G,圖 7 中 FinFET-DM-1G,圖 9 中 FinFET-DD-1G,圖 12 中 FinFET-⑶-1G或圖15中FinFET-AGD-1G的左端)為源極。由于非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管減小的溝道串聯(lián)電阻，N3的強(qiáng)度在寫(xiě)操作過(guò)程中被增強(qiáng)。即新提出的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的寫(xiě)入能力因此被提出的非對(duì)稱(chēng)位線(xiàn)訪(fǎng)問(wèn)晶體管提高。提高標(biāo)準(zhǔn)6晶體管靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器的數(shù)據(jù)讀取穩(wěn)定性和寫(xiě)入能力對(duì)于晶體管尺寸的矛盾要求被這種新的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元技術(shù)所解決。
[0113]實(shí)驗(yàn)結(jié)果
[0114]1.讀操作數(shù)據(jù)穩(wěn)定性
[0115]圖39示出了根據(jù)本申請(qǐng)一個(gè)示例的FinFET靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)單元的讀操作靜態(tài)噪聲容限的實(shí)驗(yàn)結(jié)果。實(shí)驗(yàn)條件為Vdd=0.8V。T=90° C。如圖4所示的FinFET-AU-TG的左端與如圖18所示的SRAM-AU-TG的位線(xiàn)相連。FinFET-AU-TG產(chǎn)生的讀電流比圖2所示的對(duì)稱(chēng)晶體管FinFET-UL-TG小。數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的干擾也因按非對(duì)稱(chēng)負(fù)重疊柵極設(shè)計(jì)的位線(xiàn)訪(fǎng)問(wèn)晶體管而降低。圖18中的SRAM-AU-TG因此比標(biāo)準(zhǔn)對(duì)稱(chēng)SRAM-UL-TG增強(qiáng)了讀操作靜態(tài)噪聲容限多達(dá)75% (依賴(lài)于靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的P比)。
[0116]I1.寫(xiě)操作容限
[0117]圖40示出了根據(jù)本申請(qǐng)一個(gè)示例的FinFET靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)單元的寫(xiě)操作容限的實(shí)驗(yàn)結(jié)果。實(shí)驗(yàn)條件為Vdd=0.8V。T=90° C。如圖40所示，當(dāng)顯著增強(qiáng)數(shù)據(jù)讀取穩(wěn)定性時(shí)，圖18中的SRAM-AU-TG提供了與標(biāo)準(zhǔn)對(duì)稱(chēng)SRAM-UL-TG相似的寫(xiě)操作容限。
[0118]II1.漏電功耗
[0119]圖41示出了根據(jù)本申請(qǐng)一個(gè)示例的FinFET靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)單元的漏電功耗的實(shí)驗(yàn)結(jié)果。實(shí)驗(yàn)條件為T(mén)=90° C。如圖4所示的FinFET-AU-TG產(chǎn)生比圖2所示的對(duì)稱(chēng)晶體管FinFET-UL-TG更低的從器件左邊到右邊的漏電流。如圖18所示的SRAM-AU-TG因此比標(biāo)準(zhǔn)對(duì)稱(chēng)SRAM-UL-TG消耗更低的漏電功耗。如圖41所示，圖18中的SRAM-AU-TG的漏電功耗比標(biāo)準(zhǔn)對(duì)稱(chēng)SRAM-UL-TG減少多達(dá)5.9% (依賴(lài)于靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元的P比)。
[0120]以上參照附圖對(duì)本申請(qǐng)的示例性的實(shí)施方案進(jìn)行了描述。本領(lǐng)域技術(shù)人員應(yīng)該理解，上述實(shí)施方案僅僅是為了說(shuō)明的目的而所舉的示例，而不是用來(lái)進(jìn)行限制。凡在本申請(qǐng)的教導(dǎo)和權(quán)利要求保護(hù)范圍下所作的任何修改、等同替換等，均應(yīng)包含在本申請(qǐng)要求保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1.一種非對(duì)稱(chēng)晶體管，包括: 位于所述晶體管第一端的第一摻雜區(qū)和位于所述晶體管第二端的第二摻雜區(qū)，所述第二端沿著第一方向與所述第一端相對(duì)； 位于所述第一摻雜區(qū)和所述第二摻雜區(qū)之間的溝道區(qū)；以及 設(shè)置于所述溝道區(qū)上的柵極， 其中，所述第一摻雜區(qū)和所述第二摻雜區(qū)摻雜有第一類(lèi)型雜質(zhì)，所述晶體管從所述第一端到所述第二端的導(dǎo)通電流與從所述第二端到所述第一端的導(dǎo)通電流大小不同。
2.如權(quán)利要求1所述的非對(duì)稱(chēng)晶體管，其中所述柵極和所述溝道區(qū)被設(shè)置為在所述溝道區(qū)兩側(cè)形成非對(duì)稱(chēng)的柵極負(fù)重疊，其中靠近所述第一端的柵極負(fù)重疊長(zhǎng)度小于靠近所述第二端的柵極負(fù)重疊長(zhǎng)度。
3.如前述任意一項(xiàng)權(quán)利要求所述的非對(duì)稱(chēng)晶體管，其中所述柵極沿著所述第一方向包括功函數(shù)不同的第一部分和第二部分，所述第一部分靠近所述第一端，所述第二部分靠近所述第二端，所述第二部分的柵極功函數(shù)高于所述第一部分的柵極功函數(shù)。
4.如前述任意一項(xiàng)權(quán)利要求所述的非對(duì)稱(chēng)晶體管，其中所述第二摻雜區(qū)還摻雜有第二類(lèi)型雜質(zhì)，從而在所述溝道區(qū)與所述第二摻雜區(qū)之間形成摻雜有第二類(lèi)型雜質(zhì)的額外摻雜區(qū)。
5.如權(quán)利要求4所述的非對(duì)稱(chēng)晶體管，其中所述第二類(lèi)型雜質(zhì)的摻雜濃度小于所述第一類(lèi)型雜質(zhì)的摻雜濃度。
6.如權(quán)利要求4所述的非對(duì)稱(chēng)晶體管，其中所述第二類(lèi)型雜質(zhì)的摻雜梯度小于所述第一類(lèi)型雜質(zhì)的摻雜梯度。`
7.如權(quán)利要求4所述的非對(duì)稱(chēng)晶體管，其中所述第一類(lèi)型雜質(zhì)為n型、所述第二類(lèi)型雜質(zhì)為P型。
8.如權(quán)利要求4所述的非對(duì)稱(chēng)晶體管，其中所述第一類(lèi)型雜質(zhì)為p型、所述第二類(lèi)型雜質(zhì)為n型。
9.如前述任意一項(xiàng)權(quán)利要求所述的非對(duì)稱(chēng)晶體管，其中所述第二摻雜區(qū)沿著所述第一方向包括摻雜濃度不同的第一子摻雜區(qū)和第二子摻雜區(qū)，其中所述第一子摻雜區(qū)靠近所述柵極，所述第二子摻雜區(qū)遠(yuǎn)離所述柵極。
10.如權(quán)利要求9所述的非對(duì)稱(chēng)晶體管，其中所述第二摻雜區(qū)的所述第一子摻雜區(qū)摻雜濃度低于所述第二摻雜區(qū)的所述第二子摻雜區(qū)摻雜濃度。
11.如權(quán)利要求9所述的非對(duì)稱(chēng)晶體管，其中所述第一摻雜區(qū)沿著所述第一方向包括摻雜濃度不同的第一子摻雜區(qū)和第二子摻雜區(qū)，其中所述第一摻雜區(qū)的所述第一子摻雜區(qū)靠近所述柵極，所述第一摻雜區(qū)的所述第二子摻雜區(qū)遠(yuǎn)離所述柵極。
12.如權(quán)利要求11所述的非對(duì)稱(chēng)晶體管，其中所述第一摻雜區(qū)的所述第一子摻雜區(qū)摻雜濃度低于所述第一摻雜區(qū)的所述第二子摻雜區(qū)摻雜濃度，以及所述第二摻雜區(qū)的所述第一子摻雜區(qū)摻雜濃度低于所述第二摻雜區(qū)的所述第二子摻雜區(qū)摻雜濃度。
13.如權(quán)利要求11所述的非對(duì)稱(chēng)晶體管，其中所述第二摻雜區(qū)的所述第一子摻雜區(qū)的摻雜區(qū)域長(zhǎng)度大于所述第一摻雜區(qū)的所述第一子摻雜區(qū)的摻雜區(qū)域長(zhǎng)度。
14.如權(quán)利要求1-13中任意一項(xiàng)所述的非對(duì)稱(chēng)晶體管，其中所述晶體管為FinFET晶體管。
15.如權(quán)利要求1-13中任意一項(xiàng)所述的非對(duì)稱(chēng)晶體管，其中所述晶體管為單柵極晶體管、互連型雙柵極晶體管、分立型雙柵極晶體管、三柵極晶體管或環(huán)繞柵極晶體管。
16.一種靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，包括用于讀寫(xiě)數(shù)據(jù)的第一位線(xiàn)和第二位線(xiàn)，以及至少一個(gè)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元，所述靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元包括: 反相器組，連接于供電網(wǎng)絡(luò)與地線(xiàn)之間； 第一位線(xiàn)訪(fǎng)問(wèn)器件，連接于所述第一位線(xiàn)與所述反相器組的第一端口之間，用于控制所述第一位線(xiàn)與所述第一端口之間的斷開(kāi)和連接，以及 第二位線(xiàn)訪(fǎng)問(wèn)器件，連接于所述第二位線(xiàn)與所述反相器組的第二端口之間，用于控制所述第二位線(xiàn)與所述第二端口之間的斷開(kāi)和連接， 其中所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件采用權(quán)利要求1-15中任意一項(xiàng)所述的非對(duì)稱(chēng)晶體管。
17.如權(quán)利要求16所述的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，其中所述反相器組包括第一和第二上拉器件、以及第一和第二下拉器件，所述上拉器件和下拉器件構(gòu)成兩個(gè)交叉耦合的反相器。
18.如權(quán)利要求17所述的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，其中所述上拉器件和/或下拉器件可采用單柵極晶體管、互連型雙柵極晶體管、分立型雙柵極晶體管、三柵極晶體管或環(huán)繞柵極晶體管。
19.如權(quán)利要求16至18中任意一項(xiàng)所述的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，其中在作為所述第一位線(xiàn)訪(fǎng)問(wèn)器件時(shí)，所述非對(duì)稱(chēng)晶體管的所述第一端連接至所述第一位線(xiàn)、所述第二端連接至所述第一端口 ；在作為所述第二位線(xiàn)訪(fǎng)問(wèn)器件時(shí)，所述非對(duì)稱(chēng)晶體管的所述第一端連接至所述第二位線(xiàn)、所述第 二端連接至所述第二端口。
20.一種靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，包括用于讀寫(xiě)數(shù)據(jù)的第一位線(xiàn)和第二位線(xiàn)，以及至少一個(gè)靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元，所述靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器單元包括: 反相器組，連接于供電網(wǎng)絡(luò)與地線(xiàn)之間； 第一位線(xiàn)訪(fǎng)問(wèn)器件，連接于所述第一位線(xiàn)與所述反相器組的第一端口之間，用于控制所述第一位線(xiàn)與所述第一端口之間的斷開(kāi)和連接，以及 第二位線(xiàn)訪(fǎng)問(wèn)器件，連接于所述第二位線(xiàn)與所述反相器組的第二端口之間，用于控制所述第二位線(xiàn)與所述第二端口之間的斷開(kāi)和連接， 其中所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件采用權(quán)利要求1-14中任意一項(xiàng)所述的非對(duì)稱(chēng)晶體管，并且所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件為分立型雙柵極晶體管，所述分立型雙柵極晶體管的一個(gè)柵極由寫(xiě)信號(hào)控制，同時(shí)另一個(gè)柵極由寫(xiě)/讀信號(hào)控制。
21.如權(quán)利要求20所述的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，其中所述反相器組包括第一和第二上拉器件、以及第一和第二下拉器件，所述上拉器件和下拉器件構(gòu)成兩個(gè)交叉耦合的反相器。
22.如權(quán)利要求21所述的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，其中所述上拉器件和/或下拉器件可采用單柵極晶體管、互連型雙柵極晶體管、分立型雙柵極晶體管、三柵極晶體管或環(huán)繞柵極晶體管。
23.如權(quán)利要求20至22中任意一項(xiàng)所述的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器，其中在作為所述第一位線(xiàn)訪(fǎng)問(wèn)器件時(shí)，所述非對(duì)稱(chēng)晶體管的所述第一端連接至所述第一位線(xiàn)、所述第二端連接至所述第一端口 ；在作為所述第二位線(xiàn)訪(fǎng)問(wèn)器件時(shí)，所述非對(duì)稱(chēng)晶體管的所述第一端連接至所述第二位線(xiàn)、所述第二端連接至所述第二端口。
24.一種對(duì)如權(quán)利要求20至23中任意一項(xiàng)所述的靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器進(jìn)行讀寫(xiě)訪(fǎng)問(wèn)的方法，包括: 在讀操作時(shí)，所述寫(xiě)信號(hào)與所述寫(xiě)/讀信號(hào)處于相反的邏輯狀態(tài)，以使得所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)問(wèn)器件的一個(gè)柵極導(dǎo)通而另一個(gè)柵極保持截止；以及在寫(xiě)操作時(shí)，所述寫(xiě)信號(hào)與所述寫(xiě)/讀信號(hào)處于相同的邏輯狀態(tài)，以使得所述第一位線(xiàn)訪(fǎng)問(wèn)器件和/或所述第二位線(xiàn)訪(fǎng)`問(wèn)器件的所述一個(gè)柵極和另一個(gè)柵極均導(dǎo)通。
【文檔編號(hào)】H01L29/06GK103489914SQ201310076418
【公開(kāi)日】2014年1月1日 申請(qǐng)日期:2013年3月11日 優(yōu)先權(quán)日:2012年6月12日
【發(fā)明者】沃爾堪·庫(kù)爾散, 沙伊爾弗·穆罕默德·薩拉赫丁, 焦海龍 申請(qǐng)人:香港科技大學(xué)