一種反熔絲結(jié)構(gòu)及其制備方法
【專利摘要】本發(fā)明涉及一種反熔絲結(jié)構(gòu)及其制備方法，所述方法包括：半導(dǎo)體襯底；N阱，位于所述襯底中；多晶硅柵極，位于所述N阱上方的襯底上；高K介電層，位于所述多晶硅柵極和所述襯底之間；源漏摻雜區(qū)，位于所述柵極兩側(cè)的N阱中；N型摻雜區(qū)，位于所述源漏摻雜區(qū)外側(cè)的N阱中。在本發(fā)明中所述N型柵極材料層和所述N阱用來降低所述反熔絲結(jié)構(gòu)的編程電壓，同時(shí)通過降低功函數(shù)來控制編程后電流的泄露。在本發(fā)明中采用高K多晶硅柵極，所述多晶硅柵極中的柵極區(qū)域不受金屬柵極化學(xué)機(jī)械平坦化過程的限制，精確調(diào)整的柵極區(qū)域在設(shè)計(jì)時(shí)能夠獲得更加合適的編程電壓。
【專利說明】一種反熔絲結(jié)構(gòu)及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種反熔絲結(jié)構(gòu)及其制備方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的不斷發(fā)展，反熔絲(Ant1-fuse)技術(shù)已經(jīng)吸引了很多
【發(fā)明者】、IC設(shè)計(jì)者和制造商的顯著關(guān)注。反熔絲是可改變到導(dǎo)電狀態(tài)的結(jié)構(gòu)，或者換句話說，反熔絲是從不導(dǎo)電狀態(tài)改變?yōu)閷?dǎo)電狀態(tài)的電子器件。等同地，二元狀態(tài)可以是響應(yīng)于電應(yīng)力(如編程電壓或編程電流)的高電阻和低電阻中的任一種。反熔絲器件可以被布置在存儲陣列中，由此形成普遍公知的一次性可編程(OTP)存儲器。
[0003]目前的反熔絲開發(fā)集中在三維薄膜結(jié)構(gòu)和特殊的金屬間材料。這種反熔絲技術(shù)需要在標(biāo)準(zhǔn)CMOS工藝中不可利用的附加的處理步驟，這阻止了反熔絲在典型的VLSI和ASIC設(shè)計(jì)中的應(yīng)用，這里，可編程性可以幫助克服不斷縮短的器件壽命周期和不斷上升的芯片開發(fā)成本的問題。因此，在工業(yè)上對使用標(biāo)準(zhǔn)CMOS工藝的可靠反熔絲結(jié)構(gòu)存在明顯的需要。
[0004]反熔絲(Ant1-fuse)的可編程芯片技術(shù)提供了穩(wěn)定的以及晶體管之間的導(dǎo)電路徑，相對于常規(guī)的保險(xiǎn)絲(blowing fuses)的熔鏈接方法來說，反熔絲技術(shù)通過分裂導(dǎo)電路徑打開一個(gè)導(dǎo)電電路，反熔絲的通過成長(growing) 一個(gè)導(dǎo)電通道來關(guān)閉電路。
[0005]現(xiàn)有技術(shù)中反熔絲(Ant1-fuse)的結(jié)構(gòu)如圖1和2所示，其中，在所述襯底101上形成金屬層102-介電層103-金屬層104的夾心結(jié)構(gòu)，其中所述介電層為非結(jié)晶硅(amorphous silicon),利用所述反熔絲進(jìn)行柵極數(shù)組的程序化,其中如圖1所示，當(dāng)在所述反熔絲結(jié)構(gòu)上不施加電壓時(shí)，所述中間介質(zhì)層處于“關(guān)”的狀態(tài)，此時(shí)所述介電層不導(dǎo)電，當(dāng)在所述熔絲結(jié)構(gòu)上施加電壓時(shí)，所述介電層非結(jié)晶娃(amorphous silicon)變?yōu)槎嗑?polysilicon)，處于導(dǎo)電狀態(tài)，所述反熔絲處于“開”的狀態(tài)，如圖2所示，以此進(jìn)行反熔絲的程序化。
[0006]雖然反熔絲技術(shù)在半導(dǎo)體技術(shù)中得到廣泛的發(fā)展和應(yīng)用，但是現(xiàn)有技術(shù)中反熔絲的結(jié)構(gòu)均為基于多晶硅柵極的元件，隨著技術(shù)的不斷更新，現(xiàn)有技術(shù)中的熔絲元件并不適用于金屬柵極，因此，需要對現(xiàn)有技術(shù)中的反熔絲元件作進(jìn)一步的改進(jìn)。

【發(fā)明內(nèi)容】

[0007]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0008]本發(fā)明為了克服目前存在問題，提供了一種反熔絲結(jié)構(gòu)，包括:
[0009]半導(dǎo)體襯底；
[0010]N阱，位于所述襯底中；
[0011]多晶硅柵極，位于所述N阱上方的襯底上；[0012]高K介電層，位于所述多晶硅柵極和所述襯底之間；
[0013]源漏摻雜區(qū)，位于所述柵極兩側(cè)的N阱中；
[0014]N型摻雜區(qū)，位于所述源漏摻雜區(qū)外側(cè)的N阱中。
[0015]作為優(yōu)選，所述N型摻雜區(qū)接地時(shí)，所述器件在程序化后具有高漏電電流，所述源漏區(qū)接地時(shí)，所述器件在程序化后具有低漏電電流，通過上述兩種方法可以在所述反熔絲結(jié)構(gòu)中實(shí)現(xiàn)兩種不同的程序化后漏電電流。
[0016]作為優(yōu)選，所述反熔絲結(jié)構(gòu)還包括位于所述柵極兩側(cè)的偏移側(cè)壁。
[0017]作為優(yōu)選，所述柵極與所述高K介電層之間還形成有覆蓋層。
[0018]作為優(yōu)選，所述高K介電層與所述襯底之間還形成有界面層。
[0019]作為優(yōu)選，所述柵極為N型摻雜。
[0020]作為優(yōu)選，所述源漏摻雜區(qū)與所述柵極具有部分重疊。
[0021]本發(fā)明還提供了一種反熔絲結(jié)構(gòu)的制備方法，包括:
[0022]提供半導(dǎo)體襯底；
[0023]在所述襯底上形成N阱；
[0024]在所述N阱上方的所述襯底上形成高K介電層、多晶硅層，并圖案化以形成多晶硅柵極；
[0025]在所述柵極兩側(cè)的N阱中形成源漏摻雜區(qū)；
[0026]在所述源漏摻雜區(qū)外側(cè)的N阱中形成N型摻雜區(qū)。
[0027]作為優(yōu)選，所述柵極為N型摻雜。
[0028]作為優(yōu)選，所述N型摻雜區(qū)通過LDD離子注入或者源漏離子注入的方法形成。
[0029]作為優(yōu)選，所述源漏區(qū)通過LDD離子注入形成，以保證所述源漏區(qū)與所述柵極具
有部分重疊。
[0030]作為優(yōu)選，所述方法還包括在所述柵極與所述高K介電層之間形成覆蓋層的步驟。
[0031]作為優(yōu)選，所述方法還包括在所述高K介電層與所述襯底之間形成界面層的步驟。
[0032]在本發(fā)明中所述N型柵極材料層和所述N阱用來降低所述反熔絲結(jié)構(gòu)的編程電壓，同時(shí)通過降低功函數(shù)來控制編程后電流的泄露。在本發(fā)明中采用高K多晶硅柵極，所述多晶硅柵極中的柵極區(qū)域不受金屬柵極化學(xué)機(jī)械平坦化過程的限制，精確調(diào)整的柵極區(qū)域，在設(shè)計(jì)時(shí)能夠獲得更加合適的編程電壓。
【專利附圖】

【附圖說明】
[0033]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0034]圖1-2為現(xiàn)有技術(shù)中反熔絲結(jié)構(gòu)處于關(guān)和開狀態(tài)時(shí)的結(jié)構(gòu)示意圖；
[0035]圖3為本發(fā)明中反熔絲結(jié)構(gòu)示意圖；
[0036]圖4-5為本發(fā)明中中反熔絲結(jié)構(gòu)兩種不同狀態(tài)時(shí)的結(jié)構(gòu)示意圖；
[0037]圖6為制備本發(fā)明中反熔絲結(jié)構(gòu)的流程示意圖。【具體實(shí)施方式】
[0038]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0039]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說明本發(fā)明所述反熔絲結(jié)構(gòu)及其制備方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0040]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實(shí)施例，而非意圖限制根據(jù)本發(fā)明的示例性實(shí)施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0041]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實(shí)施例。然而，這些示例性實(shí)施例可以多種不同的形式來實(shí)施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實(shí)施例。應(yīng)當(dāng)理解的是，提供這些實(shí)施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實(shí)施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對它們的描述。
[0042]下面結(jié)合圖1對本發(fā)明所述半導(dǎo)體器件以及制備方法做進(jìn)一步的說明，如圖1所示，首先提供半導(dǎo)體襯底201，
[0043]具體地，所述半導(dǎo)體襯底可以為以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI )、絕緣體上層疊硅(SSOI )、絕緣體上層疊鍺化硅(S-SiGeOI)以及絕緣體上鍺化硅(SiGeOI)等。在所述襯底中可以形成有摻雜區(qū)域和/或隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)。
[0044]在本發(fā)明中所述襯底選用P型襯底，具體地，本領(lǐng)域技術(shù)人員選用本領(lǐng)域常用的P型襯底即可，接著在所述P型襯底中形成N阱，在本發(fā)明的實(shí)施例中，首先在所述P型襯底上形成N阱窗口，在所述N阱窗口中進(jìn)行離子注入，然后執(zhí)行退火步驟推進(jìn)以形成N阱。
[0045]接著在所述襯底上形成SiO2界面層，通過快速熱氧化工藝(RTO)或原子層沉積工藝(ALD)來形成Si02界面層202，然后在所述半導(dǎo)體襯底上形成柵堆棧層，包括依次層疊的柵極介電層203、覆蓋層204以及柵極材料層205，具體地，選用高K材料來形成所述柵極介電層，例如用在HfO2中引入S1、Al、N、La、Ta等元素并優(yōu)化各元素的比率來得到的高K材料等。
[0046]其中，所述形成柵極介電層的方法可以是物理氣相沉積工藝或原子層沉積工藝。在本發(fā)明的實(shí)施例中，在所述SiO2界面層上形成HfAION柵極介電層，其厚度為15到60埃。然后在柵極介電層上形成柵極堆棧結(jié)構(gòu)的覆蓋層，在本發(fā)明中所述覆蓋層為TiN層，作為優(yōu)選還可以在TiN層上沉積擴(kuò)散阻擋層，可以是TaN層或AlN層。最后在所述覆蓋層上形成柵極材料層，在本發(fā)明中所述柵極材料層優(yōu)選為N型摻雜的多晶硅材料層。
[0047]在本發(fā)明中所述N型摻雜的多晶硅材料層可以通過離子擴(kuò)散或者離子注入的方法形成，當(dāng)選用離子擴(kuò)散方法形成所述多晶硅材料層時(shí)，可以在沉積的同時(shí)通入含有所需摻雜劑的氣體混合物，在沉積的同時(shí)進(jìn)行摻雜；作為優(yōu)選，在本發(fā)明中選用離子注入的方法形成所述N型摻雜多晶硅。
[0048]蝕刻所述柵堆棧層以在所述襯底上形成柵極結(jié)構(gòu)；
[0049]具體地，可以使用光刻工藝對以上步驟所形成的SiO2界面層、高K介電層、覆蓋層以及N型摻雜的多晶硅材料層，得到所述柵極結(jié)構(gòu)，所形成的柵極具有堆棧的結(jié)構(gòu)。
[0050]接著，進(jìn)行形成偏移側(cè)墻(offset spacer)的步驟。偏移側(cè)墻的材料可以是氮化硅，氧化硅或者氮氧化硅等絕緣材料。偏移側(cè)墻可以提高形成的晶體管的溝道長度，減小短溝道效應(yīng)和由于短溝道效應(yīng)弓I起的熱載流子效應(yīng)。
[0051]然后以所述柵極結(jié)構(gòu)、柵極結(jié)構(gòu)的偏移側(cè)壁以及離子注入窗口的掩膜層為掩膜進(jìn)行輕摻雜源極/漏極(LDD)于柵極結(jié)構(gòu)兩側(cè)N阱中。所述形成LDD的方法可以是LDD離子注入工藝。在本發(fā)明中注入的雜質(zhì)離子為硼。根據(jù)所需的雜質(zhì)離子的濃度，離子注入工藝可以一步或多步完成。
[0052]在本發(fā)明中所述N型摻雜區(qū)可以通過LDD離子注入或者源漏離子注入的方法形成，作為優(yōu)選，在本發(fā)明中優(yōu)選為通過LDD離子注入的方法形成，選用LDD離子注入時(shí)與所述輕摻雜源極/漏極(LDD)同時(shí)進(jìn)行；作為進(jìn)一步的優(yōu)選，在本發(fā)明中所述多晶硅層為N型摻雜，所述多晶硅的摻雜可以通過該步驟的LDD離子注入形成。此外，作為一種實(shí)施方式，在本發(fā)明中所述還可以通過源漏離子注入的方法形成，在該方法中，首先要在所述柵極結(jié)構(gòu)以及輕摻雜源極/漏極(LDD)上形成掩膜層，然后對所述的N型摻雜去進(jìn)行源漏離子注入。其中所述N型摻雜區(qū)位于所述N阱中，所述柵極結(jié)構(gòu)的任一側(cè)。
[0053]如圖3所示，在本發(fā)明中所述LDD注入或源漏注入工藝中摻入的雜質(zhì)離子為磷、砷、銻、鉍中的一種或組合。
[0054]在去除作為虛擬柵極的多晶硅柵極時(shí)，使用覆蓋層遮蓋所述反熔絲結(jié)構(gòu)的多晶硅柵極，之后在金屬柵極的CMP過程中所述覆蓋層被同時(shí)去除，這里可以采用本領(lǐng)域常用的各種材料來作為所述覆蓋層，例如氮化硅。在本發(fā)明中所述N型柵極材料層和所述N阱用來降低所述反熔絲結(jié)構(gòu)的編程電壓，同時(shí)通過降低功函數(shù)來控制編程后電流的泄露。在本發(fā)明中采用高K多晶硅柵極，所述多晶硅柵極中的柵極區(qū)域不受金屬柵極化學(xué)機(jī)械平坦化過程的限制，精確調(diào)整的柵極區(qū)域，在設(shè)計(jì)時(shí)能夠獲得更加合適的編程電壓。
[0055]其中所述N型摻雜區(qū)連接第一接地端Vssl，所述柵極兩側(cè)的源漏摻雜區(qū)連接第二接地端Vss2，其中，所述柵極兩側(cè)的源漏僅能通過LDD注入形成淺摻雜區(qū)，并且與所述柵極結(jié)構(gòu)的兩側(cè)有部分重疊。
[0056]所述反熔絲的編程有兩種程序，其中第一種是所述N型摻雜區(qū)浮置(Floating)，所述柵極結(jié)構(gòu)的兩側(cè)的源漏接地，在所述柵極上施加程序電壓(Program voltage),即Vssl=Floating, Vss2接地,所述器件在程序化后具有低漏電電流，(lower post-programleakage)，相對應(yīng)于常規(guī)反熔絲中的ON的狀態(tài)；所述反熔絲結(jié)構(gòu)還具有另外一種程序，當(dāng)所述N型摻雜區(qū)接地，所述PMOS區(qū)域上柵極結(jié)構(gòu)的兩側(cè)的源漏浮置(Floating)，在所述柵極上施加程序電壓(Program voltage),即Vssl接地，Vss2=Floating,柵極在所述情況在程序化后具有高漏電電流(lower post-program leakage),相對應(yīng)于常規(guī)反熔絲中的OFF的狀態(tài)；通過上述兩種狀態(tài)分別實(shí)現(xiàn)所述反熔絲結(jié)構(gòu)的程序化。[0057]此外，本發(fā)明還提供了一種反熔絲結(jié)構(gòu)，所述反熔絲結(jié)構(gòu)包括:
[0058]半導(dǎo)體襯底；
[0059]N阱，位于所述襯底中；
[0060]多晶硅柵極，位于所述N阱上方的襯底上；
[0061]高K介電層，位于所述多晶硅柵極和所述襯底之間；
[0062]源漏摻雜區(qū)，位于所述柵極兩側(cè)的N阱中；
[0063]N型摻雜區(qū)，位于所述源漏摻雜區(qū)外側(cè)的N阱中。
[0064]其中，所述N型摻雜區(qū)接地時(shí)，所述器件在程序化后具有高漏電電流，所述源漏區(qū)接地時(shí)，所述源漏區(qū)接地時(shí)，所述器件在程序化后具有低漏電電流，，通過上述兩種狀態(tài)分別實(shí)現(xiàn)所述反熔絲結(jié)構(gòu)的程序化。
[0065]具體地，所述柵極與所述高K介電層之間還形成有覆蓋層，所述高K介電層與所述襯底之間還形成有界面層；所述柵極為N型摻雜；所述源漏摻雜區(qū)與所述柵極具有部分重疊。
[0066]如圖3所示，其中所述襯底201優(yōu)選為P型襯底，所述柵極結(jié)構(gòu)至少包含柵極材料層205，所述柵極材料層優(yōu)選為多晶硅層，所述多晶硅層為N型摻雜；作為優(yōu)選，在所述多晶硅層下進(jìn)一步包含界面層202、高K介電層203、覆蓋層204，其中，所述層間界面層優(yōu)選為SiO2,高K材料用在HfO2中引入S1、Al、N、La、Ta等元素并優(yōu)化各元素的比率來得到，所述
覆蓋層為TiN層。
[0067]所述反熔絲的編程有兩種程序，其中第一種是在所述N型摻雜區(qū)浮置(Floating)，所述柵極結(jié)構(gòu)的兩側(cè)的源漏摻雜區(qū)接地，在所述柵極上施加程序電壓(Program voltage),即Vssl=Floating, Vss2接地,柵極在所述情況為所述器件在程序化后具有低漏電電流，(lower post-program leakage),如圖4所示,相對應(yīng)于常規(guī)反熔絲中的ON的狀態(tài)；
[0068]所述反熔絲結(jié)構(gòu)還具有另外一種程序，當(dāng)所述N型摻雜區(qū)接地，所述柵極結(jié)構(gòu)的兩側(cè)的源漏摻雜區(qū)浮置(Floating),在所述柵極上施加程序電壓(Program voltage),即Vssl接地，VSS2=Floating，所述器件在程序化后具有高漏電電流，所述源漏區(qū)接地時(shí)(lower post-program leakage),相對應(yīng)于常規(guī)反熔絲中的OFF的狀態(tài)如圖5所示；通過上述兩種狀態(tài)實(shí)現(xiàn)所述反熔絲結(jié)構(gòu)的程序化。
[0069]圖6為本發(fā)明所述反熔絲結(jié)構(gòu)的制備方法，包括以下步驟:
[0070]步驟201提供半導(dǎo)體襯底；
[0071 ] 步驟202在所述襯底上形成N阱；
[0072]步驟203在所述N阱上方的所述襯底上形成高K介電層、多晶硅層，并圖案化以形成多晶硅柵極；
[0073]步驟204在所述柵極兩側(cè)的N阱中形成源漏摻雜區(qū)；
[0074]步驟205在所述源漏摻雜區(qū)外側(cè)的N阱中形成N型摻雜區(qū)。
[0075]本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種反熔絲結(jié)構(gòu)，包括: 半導(dǎo)體襯底； N阱,位于所述襯底中； 多晶硅柵極，位于所述N阱上方的襯底上； 高K介電層，位于所述多晶硅柵極和所述襯底之間； 源漏摻雜區(qū)，位于所述柵極兩側(cè)的N阱中； N型摻雜區(qū)，位于所述源漏摻雜區(qū)外側(cè)的N阱中。
2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述N型摻雜區(qū)接地時(shí)，所述器件在程序化后具有高漏電電流，所述源漏區(qū)接地時(shí)，所述器件在程序化后具有低漏電電流，通過上述兩種方法可以在所述反熔絲結(jié)構(gòu)中實(shí)現(xiàn)兩種不同的程序化后漏電電流。
3.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述反熔絲結(jié)構(gòu)還包括位于所述柵極兩側(cè)的偏移側(cè)壁。
4.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述柵極與所述高K介電層之間還形成有覆蓋層。
5.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述高K介電層與所述襯底之間還形成有界面層。
6.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述柵極為N型摻雜。
7.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述源漏摻雜區(qū)與所述柵極具有部分重疊。
8.一種反熔絲結(jié)構(gòu)的制備方法，包括: 提供半導(dǎo)體襯底； 在所述襯底上形成N阱； 在所述N阱上方的所述襯底上形成高K介電層、多晶硅層，并圖案化以形成多晶硅柵極； 在所述柵極兩側(cè)的N阱中形成源漏摻雜區(qū)； 在所述源漏摻雜區(qū)外側(cè)的N阱中形成N型摻雜區(qū)。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述柵極為N型摻雜。
10.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述N型摻雜區(qū)通過LDD離子注入或者源漏離子注入的方法形成。
11.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述源漏區(qū)通過LDD離子注入形成，以保證所述源漏區(qū)與所述柵極具有部分重疊。
12.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述方法還包括在所述柵極與所述高K介電層之間形成覆蓋層的步驟。
13.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述方法還包括在所述高K介電層與所述襯底之間形成界面層的步驟。
【文檔編號】H01L29/43GK103943669SQ201310025834
【公開日】2014年7月23日 申請日期:2013年1月22日 優(yōu)先權(quán)日:2013年1月22日
【發(fā)明者】馮軍宏, 甘正浩 申請人:中芯國際集成電路制造(上海)有限公司