半導體裝置及其制造方法與操作方法
【專利摘要】本發(fā)明公開了一種半導體裝置及其制造方法與操作方法。半導體裝置包括襯底、深阱、第一阱、第一摻雜電極區(qū)、第二摻雜電極區(qū)以及高截止電壓通道區(qū)。襯底具有第一導電型。深阱位于襯底內(nèi)，并具有與第一導電型相反的第二導電型。第一阱位于深阱內(nèi)，并具有第一導電型或第二導電型至少其中之一。第一摻雜電極區(qū)具有第一導電型并位于第一阱內(nèi)。第二摻雜電極區(qū)具有第二導電型，位于第一阱內(nèi)且鄰近第一摻雜電極區(qū)。高截止電壓通道區(qū)由襯底的表面向下擴展且覆蓋部份的第二摻雜電極區(qū)的表面，其覆蓋第二摻雜電極區(qū)的比例越高，半導體裝置的輸出電流越大。
【專利說明】半導體裝置及其制造方法與操作方法
【技術領域】
[0001]本發(fā)明關于一種半導體裝置及其制造方法與操作方法，特別是關于空乏型金屬氧化物半導體(cbpletion M0S)裝置及其制造方法與操作方法。
【背景技術】
[0002]空乏型金屬氧化物半導體(depletion metal oxide semiconductor)具有當柵極電壓為零時，可在通道產(chǎn)生電流的特性。然而，此輸出電流為固定值，無法應用在不同的電路中。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供一種半導體裝置及其制造方法與操作方法，其輸出電流可依需求調(diào)
難
iF.0
[0004]根據(jù)本發(fā)明，提供一種半導體裝置，包括襯底、深阱、第一阱、第一摻雜電極區(qū)、第二摻雜電極區(qū)以及高截止電壓通道區(qū)。襯底具有第一導電型。深阱位于襯底內(nèi)并具有相反于第一導電型的第二導電型。第一阱位于深阱內(nèi)，并具有第一導電型或第二導電型至少其中之一。第一摻雜電極區(qū)具有第一導電型并位于第一講內(nèi)。第二摻雜電極區(qū)具有第二導電型，位于第一阱內(nèi)并鄰近第一摻雜電極區(qū)。高截止電壓通道區(qū)具有第二導電型，由襯底的表面向下擴展位于第一阱內(nèi)，并覆蓋部份第二摻雜電極區(qū)的表面。高截止電壓通道區(qū)的表面具有第一側邊、第二側邊、第三側邊及第四側邊，第一側邊與第二側邊相對，第三側邊與第四側邊相對，第一側邊與第二側邊鄰接于第三側邊與第四側邊。
[0005]根據(jù)本發(fā)明，提供一種半導體裝置的制造方法，包括提供具有第一導電型的襯底；形成深阱于襯底中，深阱由襯底的表面向下擴展且具有相反于第一導電型的第二導電型；形成第一阱于深阱內(nèi)，第一阱由襯底的表面向下擴展且具有第一導電型或第二導電型其中至少一者；形成高截止電壓通道區(qū)于第一阱內(nèi)，高截止電壓通道區(qū)由襯底的表面向下擴展且具有第二導電型；形成第一摻雜電極區(qū)于第一阱內(nèi)不具高截止電壓通道區(qū)的位置，第一摻雜電極區(qū)具有第一導電型；形成第二摻雜電極區(qū)鄰近于第一摻雜電極區(qū)，第二摻雜區(qū)具有第二導電型，部份的第二摻雜電極區(qū)被高截止電壓通道區(qū)覆蓋；通過調(diào)整高截止電壓通道區(qū)覆蓋第二摻雜電極區(qū)的比例，決定半導體裝置的輸出電流。
[0006]根據(jù)本發(fā)明，提供一種半導體裝置的操作方法，其中半導體裝置包括襯底、深阱、第一阱、第一摻雜電極區(qū)、第二摻雜電極區(qū)、第三摻雜電極區(qū)以及高截止電壓通道區(qū)。襯底具有一第一導電型；深阱位于襯底內(nèi)并具有相反于第一導電型的第二導電型；第一阱位于深阱內(nèi)，并具有第一導電型或第二導電型至少其中之一；第一摻雜電極區(qū)位于第一阱內(nèi)并具有第一導電型；第二摻雜電極區(qū)具有第二導電型，位于第一講內(nèi)并鄰近第一摻雜電極區(qū)；第三摻雜電極區(qū)具有第二導電型，位于深講內(nèi)并由襯底的表面向下擴展，且與第二摻雜電極區(qū)相隔一距離；高截止電壓通道區(qū)位于第一阱內(nèi)并具有第二導電型，由襯底的表面向下擴展且覆蓋部份第二摻雜電極區(qū)的表面，其中高截止電壓通道區(qū)的表面具有第一側邊、第二側邊、第三側邊及第四側邊，第一側邊與第二側邊相對，第三側邊與第四側邊相對，第一側邊與第二側邊鄰接于第三側邊與第四側邊。半導體裝置的操作方法包括施加偏壓至高截止電壓通道區(qū)；將第一摻雜電極區(qū)耦接于第一電極，第一電極為陰極與陽極其中之一；以及將第三摻雜電極區(qū)耦接于第二電極，第二電極為陰極與陽極其中之另一。
[0007]為了對本發(fā)明上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下:
【專利附圖】

【附圖說明】
[0008]圖1A繪示依據(jù)本發(fā)明一實施例的半導體裝置的上視圖。
[0009]圖1B為圖1A的局部放大圖。
[0010]圖2繪示圖1B的半導體裝置沿剖面線A-A’的剖視圖。
[0011]圖3繪示圖1B的半導體裝置沿剖面線B-B’的剖視圖。
[0012]圖4A繪示圖1B的半導體裝置在不同高截止電壓通道區(qū)覆蓋角下的電流與電壓的關系圖。
[0013]圖4B為圖4 A的局部放大圖。
[0014]圖5A繪示依據(jù)本發(fā)明另一實施例的半導體裝置的局部放大上視圖。
[0015]圖5B繪示依據(jù)本發(fā)明又一實施例的半導體裝置的局部放大上視圖。
[0016]圖6A至圖14B繪示根據(jù)本發(fā)明一實施例的半導體裝置的工藝。其中圖6A、圖7A、圖8A、...圖14A是繪示沿圖1B半導體裝置的剖面線A-A'的剖面圖；圖6B、圖7B、圖8B、...圖14B是繪示沿圖1B半導體裝置的剖面線B-B'的剖面圖。
[0017]【主要元件符號說明】
[0018]11:襯底
[0019]I2:深阱
[0020]13:第一阱
[0021]131:場層
[0022]132:高截止電壓通道區(qū)
[0023]132a:第一側邊
[0024]132b:第二側邊
[0025]132c:第三側邊
[0026]132d:第四側邊
[0027]14:第一摻雜電極區(qū)
[0028]15:第二摻雜電極區(qū)
[0029]16:第三摻雜電極區(qū)
[0030]17:柵極結構
[0031]18:介電結構
[0032]19:頂部摻雜區(qū)
[0033]21:層間介電層
[0034]22:第一電極
[0035]23:第二電極[0036]24:第三電極【具體實施方式】
[0037]請參照圖1A及圖1B，圖1A繪示依據(jù)本發(fā)明一實施例的半導體裝置的上視圖，圖1B為圖1A的局部放大圖。半導體裝置10是在襯底(未繪示)的深阱(未繪示)內(nèi)具有第一阱13，第一阱13包括鄰近的第一摻雜電極區(qū)14及第二摻雜電極區(qū)15。一高截止電壓通道區(qū)132具有第一側邊132a、第二側邊132b、第三側邊132c及第四側邊132d，其中第一側邊132a與第二側邊132b相對，第三側邊132c與第四側邊132d相對，第一側邊132a與第二側邊132b鄰接于第三側邊132c與第四側邊132d，形成一個封閉的區(qū)間。高截止電壓通道區(qū)132覆蓋部份的第二摻雜電極區(qū)15。本實施例中，是以電極圓形環(huán)繞襯底的半導體裝置為例，但在其他實施例中，半導體裝置亦可為其他構形，例如是電極設置為直線的半導體
>j-U ρ?α裝直。
[0038]本實施例中，襯底11、第一摻雜電極區(qū)14具有第一導電型，例如是P型。深阱12、第二摻雜電極區(qū)15及高截止電壓通道區(qū)132具有與第一導電型相反的第二導電型，例如是N型。第一阱13則可具有第一導電型 或第二導電型至少其中之一。在其他實施例中，第一導電型可以是N型，而以第二導電型為P型。
[0039]請同時參照圖2及圖3。圖2繪示圖1B的半導體裝置沿剖面線Α_Α’的剖視圖，圖3則繪示圖1B的半導體裝置沿剖面線Β-Β’的剖視圖，兩者的差異在于是否具有高截止電壓通道區(qū)132。
[0040]詳細的說，半導體裝置10的第一摻雜電極區(qū)14與第二摻雜電極區(qū)15位于第一阱13內(nèi)并鄰近設置。在圖2的結構中，高截止電壓通道區(qū)132由襯底11的表面向下擴展，并覆蓋第二摻雜電極區(qū)15的表面；另外，一具有第一導電型的場層131亦從襯底11的表面向下擴展，覆蓋第一摻雜電極區(qū)14。反之，在圖3的結構中，并沒有高截止電壓通道區(qū)，而是場層131同時覆蓋第一摻雜電極區(qū)14與第二摻雜電極區(qū)15。換言之，高截止電壓通道區(qū)132覆蓋部份的第二摻雜電極區(qū)15，而場層131覆蓋全部的第一摻雜電極區(qū)14與剩余的第二摻雜電極區(qū)15。
[0041]如圖2及圖3所示，半導體裝置10包括第三摻雜電極區(qū)16、頂部摻雜區(qū)19、介電結構18以與門極結構17，其中頂部摻雜區(qū)19具有第一導電型，第三摻雜電極區(qū)16具有第二導電型。第三摻雜電極區(qū)16位于深阱內(nèi)，并與第二摻雜電極區(qū)15相隔一距離。介電結構18例如為場氧化物(FOX)，位于襯底上第二摻雜電極區(qū)15與第三摻雜電極區(qū)16之間。頂部摻雜區(qū)19位于深阱12內(nèi)與介電結構18的下方。柵極結構17位于高截止電壓通道區(qū)132與介電結構18之上。
[0042]如圖2及圖3所示，半導體裝置10更可包括一層間介電層21，位于襯底11表面上，且暴露出場層131、高截止電壓通道區(qū)132、第三摻雜電極區(qū)16和柵極結構17的部分表面。半導體裝置10更包括第一電極22、第二電極23和第三電極24，位于層間介電層21上并分別與場層131、高截止電壓通道區(qū)132、第三摻雜電極區(qū)16和柵極結構17的部分表面接觸。本實施例中，第一電極22是與第一摻雜電極區(qū)14與第二摻雜電極區(qū)15電性連接，第二電極23是與第三摻雜電極區(qū)16電性連接，第三電極24是與柵極結構17電性連接，三個電極可以作為應用元件的陽極(源極)、陰極(漏極)或柵極。[0043]本實施例的半導體裝置10可通過調(diào)整高截止電壓通道區(qū)132覆蓋第二摻雜電極區(qū)15的比例，改變半導體裝置10的輸出電流。舉例來說，請參照圖4A及圖4B，其繪示圖1B的半導體裝置在不同高截止電壓通道區(qū)覆蓋角Θ下的電流與電壓的關系圖。本實施例的半導體裝置為空乏型，也就是說其施加于柵極的柵極到源極電壓VGS為O時，可測得一輸出電流。從圖4B可以得知，覆蓋角Θ角越大，也就是高截止電壓通道區(qū)132覆蓋第二摻雜電極區(qū)15的比例越大時，半導體裝置10的輸出電流(漏極電流)越大。當Θ = 360°，也就是高截止電壓通道區(qū)132環(huán)繞整圈，覆蓋所有第二摻雜電極區(qū)時，有一電流最大值。
[0044]一實施例中，如圖5A所示，高截止電壓通道區(qū)132的數(shù)目可為二個以上，且各個高截止電壓通道區(qū)132的尺寸可以不相同，輸出電流的大小是與高截止電壓通道區(qū)132覆蓋第二摻雜電極區(qū)15的總比例相關，例如是與覆蓋角Θ的總和有關。本實施例中，各個高截止電壓通道區(qū)132的尺寸不同，例如是Θ4> Θ 3 > Θ 2 > Θ1。在其他實施例中，如圖5Β所示，則可以是各高截止電壓通道區(qū)的間隔角α不同，例如是α4> α 3 > α 2 > a 10
[0045]圖6Α至圖14Β繪示根據(jù)本發(fā)明一實施例的半導體裝置的工藝。其中，標記為A的圖標如圖6Α、圖7Α、圖8Α、...圖14Α是繪示沿圖1B半導體裝置的剖面線A-A^的剖面圖，其剖面線A-A'的位置對應了具高截止電壓通道區(qū)132的第一阱13。標記為B的圖標如圖6Β、圖7Β、圖8Β、...圖14Β是繪示沿圖1B半導體裝置的剖面線B-Bi的剖面圖，其剖面線B-B'的位置對應了不具高截止電壓通道區(qū)132的第一阱13。
[0046]圖式中是以P型為第一導電型(襯底11和第一摻雜電極區(qū)14等的導電態(tài))，以N型為第二導電型(深阱12和第二摻雜電極區(qū)15等的導電態(tài))為例做標記。然本發(fā)明并不以此為限。
[0047]請參照圖6Α與圖6Β。首先，提供具第一導電型的襯底11，進行離子注入以形成具第二導電型的深阱12 于襯底11內(nèi)并自襯底11的表面向下擴展，接著離子注入形成第一阱13于深阱12內(nèi)，且由襯底11表面向下擴展，第一阱13可具有第一導電型及第二導電型其中至少一者，此處以兩者兼具為例。深阱12外側也形成有P型阱。
[0048]請參照圖7Α與圖7Β。離子注入以形成具第一導電型的頂部摻雜區(qū)19于深阱12內(nèi)。
[0049]請參照圖8Α與圖SB，離子注入以形成具第一導電型的場層131于第一阱內(nèi)并由襯底11的表面向下擴展。在圖8Α中，場層131的尺寸較小；而在圖8Β中，場層131的尺寸較大。
[0050]請參照圖9Α與圖9Β，形成介電結構18于襯底11上。介電結構18例如是場氧化物(FOX)，并可位于頂部摻雜區(qū)19的上方，且并不限于如圖所示的場氧化物，更可包括淺溝道隔離(STI)。
[0051]請參照圖1OA與圖10Β，離子注入以形成具第二導電型的高截止電壓通道區(qū)132于第一阱13中鄰近場層131處，并由該襯底的表面向下擴展。
[0052]請參照圖1IA與圖11Β，形成柵極結構17于高截止電壓通道區(qū)132上，并延伸至介電結構18上。柵極結構17可包括柵介電層、柵電極層與間隙壁。柵電極層形成于柵介電層上。間隙壁形成于柵介電層與柵電極層的相對側壁上。于一實施例中，在形成柵介電層之前，可在襯底11的表面上形成犧牲氧化物(SAC oxide)，然后移除犧牲氧化物，以得到幫助形成質(zhì)量良好的柵介電層。柵電極層可包括多晶娃與形成于多晶娃上的金屬娃化物例如娃化鶴。間隙壁可包括二氧化娃例如四乙氧基娃燒(Tetraethoxysilane ;TEOS)。
[0053]請參照第12A與圖12B。利用離子注入于第一阱13處形成具第一導電型的第一摻雜電極區(qū)14，于第一阱13處形成具第二導電型的第二摻雜電極區(qū)15，以及于深阱12處形成具第二導電型的第三摻雜電極區(qū)16。第一摻雜電極區(qū)14與第二摻雜電極區(qū)15鄰接，而第三摻雜電極區(qū)16與第二摻雜電極區(qū)15間以介電結構18相隔開一距離。在圖12A中，第一摻雜電極區(qū)14形成在場層131之下，而第二摻雜電極區(qū)形成在高截止電壓通道區(qū)132之下。
[0054]請參照圖13A與圖13B。接著，沉積和圖案化(如掩模和蝕刻)步驟，以形成層間介電層21于襯底11的表面上。層間介電層21暴露出場層131、高截止電壓通道區(qū)132、柵極結構17和第三摻雜電極區(qū)16的部分表面。
[0055]請參照圖14A與圖14B。之后，沉積一導電層并圖案化此導電層(如掩模和蝕刻步驟)，以形成一第一電極22、一第二電極23和一第三電極24于層間介電層21上,填滿層間介電層21的開口以分別與場層131、高截止電壓通道區(qū)132、第三摻雜電極區(qū)16和柵極結構17的暴露表面接觸。第一電極35、第二電極36和第三電極37可作為應用元件的陽極(源極)、陰極(漏極)和柵極。
[0056]雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許更動與潤飾，因此本發(fā)明的保護范圍當視隨附的權利要求范圍所界定的為準。
【權利要求】
1.一種半導體裝置，包括: 一襯底，具有一第一導電型； 一深阱，位于該襯底內(nèi)并具有相反于該第一導電型的一第二導電型； 一第一阱，位于該深阱內(nèi)，并具有該第一導電型或該第二導電型至少其中之一； 一第一摻雜電極區(qū)，具有該第一導電型并位于該第一講內(nèi)； 一第二摻雜電極區(qū)，具有該第二導電型，位于該第一講內(nèi)并鄰近該第一摻雜電極區(qū)；一高截止電壓通道區(qū)，位于該第一阱內(nèi)并具有該第二導電型，該高截止電壓通道區(qū)由該襯底的表面向下擴展且覆蓋部份的該第二摻雜電極區(qū)的表面， 其中，該高截止電壓通道區(qū)的表面具有一第一側邊、一第二側邊、一第三側邊及一第四側邊，該第一側邊與該第二側邊相對，該第三側邊與該第四側邊相對，該第一側邊與該第二側邊鄰接于該第三側邊與該第四側邊。
2.根據(jù)權利要求1所述的半導體裝置，其中包括二個以上的該高截止電壓通道區(qū)。
3.根據(jù)權利要求1所述的半導體裝置，更包括: 一場層(field layer)，具有該第一導電型，該場層位于該第一阱內(nèi)并鄰近該高截止電壓通道區(qū)，該場層由該襯底的表面向下擴展并覆蓋該第一摻雜電極區(qū)的表面。
4.根據(jù)權利要求3所述的半導體裝置，更包括: 一第三摻雜電極區(qū)，具有該第二導電型，該第三摻雜電極區(qū)位于該深講內(nèi)并由該襯底的表面向下擴展，且與該第二摻雜電極區(qū)相隔一距離。
5.根據(jù)權利要求4所述的半導體裝置，更包括: 一介電結構，形成于該襯底上且位于該第二摻雜電極區(qū)和該第三摻雜電極區(qū)之間。
6.一種半導體裝置的制造方法，包括: 提供一襯底，該襯底具有一第一導電型； 形成一深阱于該襯底中，該深阱由該襯底的表面向下擴展且具有相反于該第一導電型的一第二導電型； 形成一第一阱于該深阱內(nèi)，該第一阱由該襯底的表面向下擴展且具有該第一導電型或該第二導電型其中至少一者； 形成一高截止電壓通道區(qū)于該第一阱內(nèi)，該高截止電壓通道區(qū)由該襯底的表面向下擴展且具有該第二導電型； 形成一第一摻雜電極區(qū)于該第一講內(nèi)不具該高截止電壓通道區(qū)的位置，該第一摻雜電極區(qū)具有該第一導電型； 形成一第二摻雜電極區(qū)鄰近于該第一摻雜電極區(qū)，該第二摻雜區(qū)具有該第二導電型，部份的該第二摻雜電極區(qū)被該高截止電壓通道區(qū)覆蓋， 其中，通過調(diào)整該高截止電壓通道區(qū)覆蓋該第二摻雜電極區(qū)的比例，決定該半導體裝置的一輸出電流。
7.根據(jù)權利要求6所述的半導體裝置的制造方法，其中該高截止電壓通道區(qū)的表面具有一第一側邊、一第二側邊、一第三側邊及一第四側邊，該第一側邊與該第二側邊相對，該第三側邊與該第四側邊相對，該第一側邊與該第二側邊鄰接于該第三側邊與該第四側邊。
8.根據(jù)權利要求6所述的半導體裝置的制造方法，其中形成該高截止電壓通道區(qū)的步驟是執(zhí)行于形成該第一摻雜電極區(qū)與形成該第二摻雜區(qū)摻雜電極區(qū)的步驟之前。
9.一種半導體裝置的操作方法，其中該半導體裝置包括: 一襯底，具有一第一導電型； 一深阱，位于該襯底內(nèi)并具有相反于該第一導電型的一第二導電型； 一第一阱，位于該深阱內(nèi)，并具有該第一導電型或該第二導電型至少其中之一； 一第一摻雜電極區(qū)，位于該第一講內(nèi)并具有該第一導電型；以及一第二摻雜電極區(qū)，具有 該第二導電型，位于該第一講內(nèi)并鄰近該第一摻雜電極區(qū)；一第三摻雜電極區(qū)，具有該第二導電型，該第三摻雜電極區(qū)位于該深講內(nèi)并由該襯底的表面向下擴展，且與該第二摻雜電極區(qū)相隔一距離； 一高截止電壓通道區(qū)，位于該第一阱內(nèi)并具有該第二導電型，該高截止電壓通道區(qū)由該襯底的表面向下擴展且覆蓋部份的該第二摻雜電極區(qū)的表面， 其中，該高截止電壓通道區(qū)的表面具有一第一側邊、一第二側邊、一第三側邊及一第四側邊，該第一側邊與該第二側邊相對，該第三側邊與該第四側邊相對，該第一側邊與該第二側邊鄰接于該第三側邊與該第四側邊， 該半導體裝置的操作方法包括: 施加一偏壓至該高截止電壓通道區(qū)； 將該第一摻雜電極區(qū)稱接于一第一電極，該第一電極為一陰極與一陽極其中之一；以及 將該第三摻雜電極區(qū)耦接于一第二電極，該第二電極為該陰極與該陽極其中之另一。
10.根據(jù)權利要求9所述的半導體裝置的操作方法，其中該偏壓為零時，該半導體裝置提供一輸出電流。
【文檔編號】H01L29/06GK103943665SQ201310018592
【公開日】2014年7月23日 申請日期:2013年1月18日 優(yōu)先權日:2013年1月18日
【發(fā)明者】詹景琳, 林鎮(zhèn)元, 林正基, 連士進 申請人:旺宏電子股份有限公司