專利名稱：具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路的制作方法
技術領域：
本發(fā)明涉及集成電路領域，特別是涉及一種具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路。
背景技術：
現(xiàn)行的半導體芯片的輸入/輸出端口以及電源端口處均會設置靜電放電(ESD)保護電路，以防護半導體芯片免于外界靜電所產(chǎn)生的高電壓破壞。一個常見的ESD防護電路及其邦定(Bonding)線有效電路如圖I所示，其中，左半部分為ESD防護電路，右半部分是芯片內(nèi)部的焊盤(PAD)通過Bonding線連接到封裝引腳(PIN腳)的等效電路圖。該ESD防護電路由二極管連接的PMOS管Pl和NMOS管NI串接而成，PMOS管Pl的源端(source)、柵端(gate)與體端(body)連接在VDDA焊盤,封裝時,該VDDA焊盤通過Bonding線連接VDD引腳，NMOS管NI的源端、柵端與體端連接在GNDA焊盤，封裝時，該GNDA焊盤通過Bonding線連接GND引腳，PMOS管Pl的漏端(drain)與NMOS管NI的漏端相連，并連接輸入/輸出(In/Out)焊盤(PAD)封裝時,該In/Out焊盤通過Bonding線連接1/0引腳。由于該ESD防護電路與芯片的主電路共用高電平VDDA和地電平GNDA。為了減小對主電路的影響，通常ESD防護電路和主電路分別從VDDA PAD、及GNDA PAD上引出各自所需VDD電平及GND電平，即二者采用開爾文連接(Kelvin Connection)方式。但該處理方式存在缺陷,尤其當1/0引腳接入高頻信號時，該高頻信號經(jīng)過Bonding線的寄生電感L2之后，會產(chǎn)生嚴重的高頻噪聲，該噪聲通過PMOS管Pl及NMOS管NI各自漏端與柵端的寄生電容(Cgd)耦合至VDDA焊盤和GNDA焊盤，進而進入主電路，甚至會造成主電路無法正常工作。
發(fā)明內(nèi)容
鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路。為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其設置在芯片中，所述芯片還包括主電路及連接所述主電路的第一電源端及第一接地端；所述靜電放電防護電路至少包括連接所述主電路的靜電放電防護電路單元；連接所述主電路的第一電源端及第一接地端；連接所述靜電放電防護電路單元的第二電源端及第二接地端；多條邦定線，分別將所述第一電源端連接至第一電源引腳、第一接地端連接至第一接地引腳、所述第二電源端連接至第二電源引腳、第二接地端連接至第二接地引腳。優(yōu)選地，當?shù)谝浑娫炊伺c第二電源端各自接入的電壓電位相等時，第一電源引腳與第二電源引腳為同一引腳。優(yōu)選地，當?shù)谝唤拥囟伺c第二接地端各自接入的地電位相等時，第一接地引腳與第二接地引腳為同一引腳。
優(yōu)選地，靜電放電防護電路單元連接所述主電路的信號輸入端、第一電源端及第
一接地端。優(yōu)選地，當?shù)谝浑娫炊伺c第二電源端各自接入的電壓電位相等時，所述靜電放電防護電路單元包括連接在第一電源端與第二電源端之間的一對背靠背的二極管。優(yōu)選地，當?shù)谝唤拥囟伺c第二接地端各自接入的地電位相等時，所述靜電放電防護電路單元包括連接在第一接地端與第二接地端之間的一對背靠背的二極管。優(yōu)選地，當?shù)谝浑娫炊伺c第二電源端各自接入的電壓電位不相等時，所述靜電放電防護電路單元包括連接在第一電源端與第二電源端之間的一對背靠背的二極管鏈。優(yōu)選地，當?shù)谝唤拥囟伺c第二接地端各自接入的地電位不相等時，所述靜電放電防護電路單元包括連接在第一接地端與第二接地端之間的一對背靠背的二極管鏈。如上所述，本發(fā)明的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，具有以下有益效果降低芯片內(nèi)的電路所受到的噪聲干擾。
圖I顯示為現(xiàn)有技術中的ESD防護電路及Bonding線等效電路示意圖。圖2顯示為本發(fā)明的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路示意圖。圖3與圖4顯示為本發(fā)明的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路的電源/地電平之間的電路示意圖。元件標號說明
I芯片
II主電路
12靜電放電防護電路單元
13第一電源端
14第-·接地端
15第.......電源端
16第二接地端171、172、173、174、175 邦定線
具體實施例方式以下由特定的具體實施例說明本發(fā)明的實施方式，熟悉此技術的人士可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點及功效。請參閱圖2至圖4。須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術的人士了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術上的實質(zhì)意義，任何結構的修飾、比例關系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達成的目的下，均應仍落在本發(fā)明所揭示的技術內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關系的改變或調(diào)整，在無實質(zhì)變更技術內(nèi)容下，當亦視為本發(fā)明可實施的范疇。如圖所示，本發(fā)明提供一種具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其設置在芯片I中。所述芯片I至少包括主電路11、連接所述主電路11的靜電放電防護電路單元12 (即ESD防護電路)、第一電源端13、第一接地端14、第二電源端15、第二接地端
16以及邦定線(Bonding 線)171、172、173、174、175。所述主電路11包括集成在半導體基底上的電路，其作為芯片I的核心，能實現(xiàn)預定功能及用途，例如，微處理芯片包含的主電路能實現(xiàn)控制、邏輯運算等功能。本領域技術人員應該理解所述主電路，故在此不再予以詳述。所述ESD防護電路12連接所述主電路11，用于防護芯片I免于外界靜電所產(chǎn)生的高電壓的破壞。優(yōu)選地，所述ESD電路12包括串接的PMOS管P11和NMOS管N11,其中，PMOS管P11的源端(source)、柵端(gate)與體端(body)相連接,NMOS管N11的源端、柵端與體端相連接，PMOS管P11的漏端(drain)與NMOS管N11的漏端相連后，再連接主電路11的信號輸入端(input)。所述第一電源端13與第一接地端14連接所述主電路11。例如，如圖2所示，所述第一電源端13為連接主電路11的VDDA焊盤，所述第一接地端14為連接主電路11的GNDA焊盤。所述第二電源端15與第二接地端16連接所述靜電放電防護電路12。例如，如圖2所示，所述第二電源端15為連接所述靜電放電防護電路單元12的VDDE焊盤，所述第二接地端16為連接所述靜電放電防護電路單元12的GNDE焊盤。所述邦定線171將所述第一電源端13連接至第一電源引腳VDD1，所述邦定線172將所述第一接地端14連接至第一接地引腳GND1，所述邦定線173將所述第二電源端15連接至第一電源引腳VDD2，所述邦定線174將所述第一接地端16連接至第二接地引腳GND2，所述邦定線175將所述信號輸入端(input)連接至信號輸入引腳IN ;其中，每一綁定線的等效電路如圖2所示。作為一種優(yōu)選方式，當?shù)谝浑娫炊?3與第二電源端15各自接入的電壓電位相等時，第一電源引腳VDDl與第二電源引腳為同一引腳VDD2。作為一種優(yōu)選方式，當?shù)谝唤拥囟?4與第二接地端16各自接入的地電位相等時，第一接地引腳GNDl與第二接地引腳GND2為同一引腳。作為一種優(yōu)選方式，當?shù)谝浑娫炊?3與第二電源端15各自接入的電壓電位相等時，所述靜電放電防護電路單元12包括連接在第一電源端13與第二電源端15之間的一對
背靠背的二極管。例如，如圖3所示，所述靜電放電防護電路單元12包括連接在VDDA焊盤與VDDE焊盤之間的二極管DpD215作為一種優(yōu)選方式，當?shù)谝唤拥囟?4與第二接地端16各自接入的地電位相等時，所述靜電放電防護電路單元12包括連接在第一接地端14與第二接地端16之間的一對背
靠背的二極管。例如，如圖3所示，所述靜電放電防護電路單元12包括連接在GNDA焊盤與GNDE焊盤之間的二極管D3、D4。
作為一種優(yōu)選方式，當?shù)谝浑娫炊?3與第二電源端15各自接入的電壓電位不相等時，所述靜電放電防護電路單元12包括連接在第一電源端13與第二電源端15之間的一
對背靠背的二極管鏈。 例如，如圖4所示，所述靜電放電防護電路單元12包括連接在VDDA焊盤與VDDE焊盤之間的二極管鏈Dn、D12、……Dln、以及二極管鏈D21、D22、……D2n，其中，η的取值由VDDA焊盤與VDDE焊盤各自接入的電壓的電位差來決定。作為一種優(yōu)選方式，當?shù)谝唤拥囟?4與第二接地端16各自接入的地電位不相等時，所述靜電放電防護電路單元12包括連接在第一接地端14與第二接地端16之間的一對
背靠背的二極管鏈。例如，如圖4所示，所述靜電放電防護電路單元12包括連接在GNDA焊盤與GNDE焊盤之間的二極管鏈D31、D32、……D3m、以及二極管鏈D41、D42、……D4m，其中，m的取值由GNDA焊盤與GNDE焊盤各自接入的地電壓的電位差來決定。需要說明的是，為簡化圖示，圖2中僅示出靜電放電防護電路單元12的一部分，其中，連接第一電源端13、第一接地端14的一部分未示出，在此予以敘明。綜上所述，本發(fā)明的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路的電源端與接地端與主電路的電源端及接地端是獨立的，信號輸入端IN將噪聲耦合到ESD防護電路的電源端與接地端，但不會直接影響主電路的電源端及接地端；而且，信號輸入端IN接入的噪聲信號經(jīng)過ESD防護電路后輸入主電路的MOS器件的柵端，這種柵隔離的技術也減小了噪聲對主電路的干擾。若ESD防護電路的高/地電平與芯片主電路的高/地電平等電位，則芯片封裝時，兩焊盤VDDE和VDDA可通過Bonding線連接同一電源引腳，兩焊盤GNDE和GNDA連接同一接地引腳。這不僅減少了引腳的個數(shù)，而且這種引腳處的開爾文連接方式，相較現(xiàn)有的焊盤處的開爾文連接方式，大大減小了對主電路的噪聲干擾。所以，本發(fā)明有效克服了現(xiàn)有技術中的種種缺點而具高度產(chǎn)業(yè)利用價值。上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。
權利要求
1.一種具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其特征在于，所述具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路設置在芯片中，所述芯片還包括主電路及連接所述主電路的第一電源端及第一接地端；所述靜電放電防護電路至少包括連接所述主電路的靜電放電防護電路單元；連接所述靜電放電防護電路單元的第二電源端及第二接地端；多條邦定線，分別將所述第一電源端連接至第一電源引腳、第一接地端連接至第一接地引腳、所述第二電源端連接至第二電源引腳、第二接地端連接至第二接地引腳。
2.根據(jù)權利要求I所述的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其特征在于當?shù)谝浑娫炊伺c第二電源端各自接入的電壓電位相等時，第一電源引腳與第二電源引腳為同一引腳。
3.根據(jù)權利要求I所述的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其特征在于當?shù)谝唤拥囟伺c第二接地端各自接入的地電位相等時，第一接地引腳與第二接地引腳為同一引腳。
4.根據(jù)權利要求I所述的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其特征在于靜電放電防護電路單元連接所述主電路的信號輸入端、第一電源端及第一接地端。
5.根據(jù)權利要求I或4所述的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其特征在于當?shù)谝浑娫炊伺c第二電源端各自接入的電壓電位相等時，所述靜電放電防護電路單元包括連接在第一電源端與第二電源端之間的一對背靠背的二極管。
6.根據(jù)權利要求I或4所述的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其特征在于當?shù)谝唤拥囟伺c第二接地端各自接入的地電位相等時，所述靜電放電防護電路單元包括連接在第一接地端與第二接地端之間的一對背靠背的二極管。
7.根據(jù)權利要求I或4所述的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其特征在于當?shù)谝浑娫炊伺c第二電源端各自接入的電壓電位不相等時，所述靜電放電防護電路單元包括連接在第一電源端與第二電源端之間的一對背靠背的二極管鏈。
8.根據(jù)權利要求I或4所述的具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路，其特征在于當?shù)谝唤拥囟伺c第二接地端各自接入的地電位不相等時，所述靜電放電防護電路單元包括連接在第一接地端與第二接地端之間的一對背靠背的二極管鏈。
全文摘要
本發(fā)明提供一種具有對芯片內(nèi)部低噪聲干擾的靜電放電防護電路。該靜電放電防護電路設置在芯片中，該芯片還包括主電路及連接所述主電路的第一電源端及第一接地端；所述靜電放電防護電路至少包括連接所述主電路的靜電放電防護電路單元；連接所述靜電放電防護電路單元的第二電源端及第二接地端；以及多條邦定線，分別將所述第一電源端連接至第一電源引腳、第一接地端連接至第一接地引腳、所述第二電源端連接至第二電源引腳、第二接地端連接至第二接地引腳。本發(fā)明的優(yōu)點包括能有效降低主電路所受到的噪聲干擾。
文檔編號H01L27/02GK102945847SQ20121050066
公開日2013年2月27日 申請日期2012年11月29日 優(yōu)先權日2012年11月29日
發(fā)明者王倩, 陳后鵬, 許偉義, 蔡道林, 金榮, 宋志棠 申請人:中國科學院上海微系統(tǒng)與信息技術研究所