半導(dǎo)體結(jié)構(gòu)與降低半導(dǎo)體結(jié)構(gòu)中信號(hào)干擾的方法
【專(zhuān)利摘要】本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，包含一基底、一第一硅貫穿電極、一電感結(jié)構(gòu)以及一電容結(jié)構(gòu)。第一硅貫穿電極設(shè)置在基底中，且具有一第一信號(hào)。電感結(jié)構(gòu)設(shè)置在基底中。電容結(jié)構(gòu)與電感結(jié)構(gòu)電性相連，并與電感結(jié)構(gòu)形成一LC電路以阻隔第一信號(hào)的干擾。本發(fā)明還提供了一種降低半導(dǎo)體結(jié)構(gòu)中信號(hào)干擾的方法。
【專(zhuān)利說(shuō)明】半導(dǎo)體結(jié)構(gòu)與降低半導(dǎo)體結(jié)構(gòu)中信號(hào)干擾的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是關(guān)于一種半導(dǎo)體結(jié)構(gòu)，特別來(lái)說(shuō)，是一種可以避免高頻信號(hào)對(duì)附近電路形成干擾的半導(dǎo)體結(jié)構(gòu)。
【背景技術(shù)】
[0002]在現(xiàn)代的信息社會(huì)中，由集成電路(integrated circuit, IC)所構(gòu)成的微處理系統(tǒng)早已被普遍運(yùn)用于生活的各個(gè)層面，例如自動(dòng)控制的家電用品、移動(dòng)通訊設(shè)備、個(gè)人計(jì)算機(jī)等，都有集成電路的使用。而隨著科技的日益精進(jìn)，以及人類(lèi)社會(huì)對(duì)于電子產(chǎn)品的各種想象，使得集成電路也往更多元、更精密、更小型的方向發(fā)展。
[0003]一般所稱(chēng)集成電路，是經(jīng)由半導(dǎo)體制程中所生產(chǎn)的晶粒(die)而形成。制造晶粒的過(guò)程，是由生產(chǎn)一晶圓(wafer)開(kāi)始:首先，在一片晶圓上區(qū)分出多個(gè)區(qū)域，并在每個(gè)區(qū)域上，通過(guò)各種半導(dǎo)體制程如沉積、微影、蝕刻或平坦化制程，以形成各種所需的電路路線。然后，在進(jìn)行一般的測(cè)試步驟以測(cè)試內(nèi)部元件是否能順利運(yùn)作。接著，再對(duì)晶圓上的各個(gè)區(qū)域進(jìn)行切割而成各個(gè)晶粒，并加以封裝成芯片(chip)，最后再將芯片電連至一電路板，如一印刷電路板(printed circuit board, PCB),使芯片與印刷電路板的接腳(pin)電性連結(jié)后，便可執(zhí)行各種編程的處理。
[0004]為了提高芯片功能與效能，增加積極度以便在有限空間下能容納更多半導(dǎo)體元件，相關(guān)廠商開(kāi)發(fā)出許多半導(dǎo)體芯片的堆棧技術(shù)，包括了覆晶封裝(flip-chip)技術(shù)、多芯片封裝(mult1-chip package, MCP)技術(shù)、封裝堆棧(packageon package, PoP)技術(shù)、封裝內(nèi)藏封裝體(package in package, PiP)技術(shù)等,都可以通過(guò)芯片或封裝體間彼此的堆棧來(lái)增加單位體積內(nèi)半導(dǎo)體元件的積極度。近年來(lái)又發(fā)展一種稱(chēng)為穿娃通孔(through siliconvia, TSV)的技術(shù),可促進(jìn)在封裝體中各芯片間的內(nèi)部連結(jié)(interconnect),以將堆棧效率進(jìn)一步往上提升。
[0005]然而，現(xiàn)有以硅貫穿電極作為信號(hào)傳輸?shù)木€路也面臨了一些問(wèn)題，由于硅貫穿電極相較于已知的金屬內(nèi)連線系統(tǒng)而言，其占有的體積較大，因此當(dāng)硅貫穿電極所傳輸?shù)男盘?hào)也更容易對(duì)其它線路產(chǎn)生噪聲，影響了元件的質(zhì)量。

【發(fā)明內(nèi)容】

[0006]本發(fā)明于是提供了一種半導(dǎo)體結(jié)構(gòu)，以解決前述問(wèn)題。
[0007]根據(jù)本發(fā)明的一個(gè)實(shí)施例，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，包含一基底、一第一硅貫穿電極、一電感結(jié)構(gòu)以及一電容結(jié)構(gòu)。第一娃貫穿電極設(shè)置在基底中，且具有一第一信號(hào)。電感結(jié)構(gòu)設(shè)置在基底中。電容結(jié)構(gòu)與電感結(jié)構(gòu)電性相連，并與電感結(jié)構(gòu)形成一 LC電路以阻隔第一信號(hào)的干擾。
[0008]根據(jù)本發(fā)明的另一個(gè)實(shí)施例，本發(fā)明提供了一種降低半導(dǎo)體結(jié)構(gòu)中信號(hào)干擾的方法。首先提供一半導(dǎo)體結(jié)構(gòu)，包含一基底、一第一硅貫穿電極設(shè)置在基底中、一電感結(jié)構(gòu)設(shè)置在基底、一電容結(jié)構(gòu)，與電感結(jié)構(gòu)電性連接以形成一 LC電路，且LC電路具有一共振頻率。接著，對(duì)第一硅貫穿電極提供一第一信號(hào)，其中第一信號(hào)的頻率與共振頻率實(shí)質(zhì)上相同。
[0009]通過(guò)硅貫穿電極作為電感，可以與電容結(jié)構(gòu)形成LC電路，其共振頻率可以和高頻信號(hào)匹配，進(jìn)而降低高頻信號(hào)對(duì)其它電子元件的影響。因此，可以得到一質(zhì)量較佳的元件。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0010]圖1至圖11為本發(fā)明一種半導(dǎo)體結(jié)構(gòu)的示意圖。
[0011][主要元件標(biāo)號(hào)說(shuō)明]
[0012]300 基底324a 電容結(jié)構(gòu)
[0013]302 介電層324b 電容結(jié)構(gòu)
[0014]302b 內(nèi)層介電層324c 電容結(jié)構(gòu)
[0015]304 第一硅貫穿電極 324d 電容結(jié)構(gòu)
[0016]306 第一線路326 第一電極
[0017]308 第二硅貫穿電極 326a 第一電極
[0018]308a 第二硅貫穿電極 326b 第一電極
[0019]308b 第二硅貫穿電極 328 電容介電層
[0020]308c 第二硅貫穿電極 328a 電容介電層
[0021]310 第二線路328b 電容介電層
[0022]312 第三硅貫穿電極 330 第二電極
[0023]314第三線路330a第二電極
[0024]316金屬內(nèi)連線系統(tǒng)330b第二電極
[0025]318第一信號(hào)332連接線路
[0026]320第三信號(hào)334連接線路
[0027]322電子元件336連接線路
[0028]324電容結(jié)構(gòu)340電壓提供單元
【具體實(shí)施方式】
[0029]為使本領(lǐng)域技術(shù)人員能更進(jìn)一步了解本發(fā)明，下文特列舉本發(fā)明的數(shù)個(gè)較佳實(shí)施例，并配合所附圖式，詳細(xì)說(shuō)明本發(fā)明的構(gòu)成內(nèi)容及所欲達(dá)成的功效。
[0030]請(qǐng)參考圖1、圖2與圖3，所繪示為本發(fā)明一種半導(dǎo)體結(jié)構(gòu)的示意圖，其中圖2為圖1中沿著AA’線的剖面示意圖，且圖3為圖1和圖2的等效電路圖。如圖1與圖2所示，本發(fā)明的半導(dǎo)體結(jié)構(gòu)400包含一基底300以及設(shè)置在基底300上的多層介電層302?；?00例如是娃基底(silicon substrate)、嘉晶娃基底(epitaxial silicon substrate)、娃錯(cuò)半導(dǎo)體基底(silicon germaniumsubstrate)、碳化娃基底(silicon carbide substrate)或娃覆絕緣基底(silicon-on-1nsulator substrate, SOI substrate)。介電層 302 包含各種介電材質(zhì)，較佳是低介電常數(shù)材質(zhì)，例如是氧化硅(SiO2)、甲基硅酸鹽介電材料(methylsilsesquioxane, MSQ)等材料，但并不以此為限。
[0031]本發(fā)明的半導(dǎo)體結(jié)構(gòu)400還包含一第一硅貫穿電極304、一第二硅貫穿電極308以及一第三硅貫穿電極312，設(shè)置在基底300中并貫穿基底300。于本發(fā)明的一實(shí)施例中，第一硅貫穿電極304、第二硅貫穿電極308及第三硅貫穿電極312其中之一、之二或全部也可以延伸至一層或一層以上的介電層302中。第一硅貫穿電極304、第二硅貫穿電極308以及第三硅貫穿電極312包含導(dǎo)電層(圖未示)以及設(shè)置在導(dǎo)電層與基底300之間的絕緣層(圖未示)，導(dǎo)電層可以包含一層或多層的金屬層，例如一金屬層(如金屬銅)以及一阻障層(如氮化鈦)。
[0032]此外，本發(fā)明的半導(dǎo)體結(jié)構(gòu)400還包含一金屬內(nèi)連線系統(tǒng)(metalinterconnection system) 316,設(shè)置在介電層302中，并位于第一娃貫穿電極304、第二硅貫穿電極308以及第三硅貫穿電極312至少一者的上方。金屬內(nèi)連線系統(tǒng)316較佳是采用已知的金屬內(nèi)連線制程形成，其材質(zhì)例如包含銀(Ag)、銅(Cu)、鋁(Al)、鑰(Mo)、鈦(Ti)、鉭(Ta)或上述的氮化物，但并不以此為限。于一實(shí)施例中，金屬內(nèi)連線系統(tǒng)316包含一第一線路306、一第二線路310以及一第三線路314，其分別電性連接第一硅貫穿電極304、第二硅貫穿電極308以及第三硅貫穿電極312。
[0033]第一線路306與第一硅貫穿電極304電性連接一第一信號(hào)318，于本發(fā)明較佳實(shí)施例中，第一信號(hào)318是一種高頻信號(hào),例如頻率高于3MHz的信號(hào)。于一實(shí)施例中，第一信號(hào)318是一射頻(radio frequency, RF)信號(hào)。第三線路314與第三娃貫穿電極312電性連接一第三信號(hào)320,第三信號(hào)320則為一般電子兀件所需的輸入/輸出信號(hào)，通過(guò)此第三信號(hào)320可以驅(qū)動(dòng)第三線路314連接在基底300上的電子元件322，例如是一金屬氧化物半導(dǎo)體晶體管(metal oxide semiconductor transistor, MO S transistor)。
[0034]由于第一信號(hào)318為一種高頻信號(hào)，因此運(yùn)作時(shí)候容易對(duì)鄰近的第三信號(hào)320產(chǎn)生干擾(noise)，進(jìn)而影響了電子元件322的表現(xiàn)質(zhì)量。因此本發(fā)明其中一個(gè)特點(diǎn)在于提供了一額外的「LC電路」在半導(dǎo)體結(jié)構(gòu)400中，以降低前述問(wèn)題。如圖3的等效電路圖所示，本發(fā)明在半導(dǎo)體結(jié)構(gòu)400中提供一「LC電路」，其共振頻率(resonant frequency, fr)可通過(guò)以下公式I得到:
【權(quán)利要求】
1.一種半導(dǎo)體結(jié)構(gòu)，包含: 一基底; 一第一娃貫穿電極，設(shè)置在該基底中，該第一娃貫穿電極具有一第一信號(hào)； 一電感結(jié)構(gòu)設(shè)置在該基底中；以及 一電容結(jié)構(gòu)與該電感結(jié)構(gòu)電性相連，該電容結(jié)構(gòu)與該電感結(jié)構(gòu)形成一 LC電路以阻隔該第一信號(hào)的干擾。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第一信號(hào)的一頻率與該LC電路的一共振頻率實(shí)質(zhì)上相同。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第一信號(hào)為一射頻信號(hào)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電感包含一第二硅貫穿電極設(shè)置在該基底中。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中該第二硅貫穿電極具有一連續(xù)封閉剖面，其完全包圍該第一硅貫穿電極。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中該第二硅貫穿電極設(shè)置在該基底的邊緣。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電感包含多個(gè)第二硅貫穿電極設(shè)置在該基底中。
8.根據(jù)權(quán)利要求7所 述的半導(dǎo)體結(jié)構(gòu)，其中該多個(gè)第二硅貫穿電極彼此相互串聯(lián)。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包含多個(gè)介電層設(shè)置在該基底上，且該電容結(jié)構(gòu)設(shè)置在該多個(gè)介電層中。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其中該電容設(shè)置在該多個(gè)介電層中最靠近該基底的一層。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電容結(jié)構(gòu)包含一第一電極、一電容介電層以及一第二電極，該電容介電層設(shè)置在該第一電極與該第二電極之間。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體結(jié)構(gòu)，其中該第一電極與該第二電極包含金屬。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體結(jié)構(gòu)，其中該第一電極或該第二電極其中至少一者包含多晶硅。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電感結(jié)構(gòu)設(shè)置在一第一芯片中，且此半導(dǎo)體結(jié)構(gòu)還包含一第二芯片，其中該電容結(jié)構(gòu)設(shè)置在該第二芯片中，且該電容結(jié)構(gòu)通過(guò)一連接線路與該電感結(jié)構(gòu)電性連接。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其中該連接線路包含一錫球、一重布層或一打線。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電容結(jié)構(gòu)還電性連接一電壓提供單元。
17.一種降低半導(dǎo)體結(jié)構(gòu)中信號(hào)干擾的方法，包含: 提供一半導(dǎo)體結(jié)構(gòu)，包含: 一基底; 一第一硅貫穿電極，設(shè)置在該基底中； 一電感結(jié)構(gòu)，設(shè)置在該基底中；以及 一電容結(jié)構(gòu)，與該電感結(jié)構(gòu)電性連接以形成一 LC電路，該LC電路具有一共振頻率；以及對(duì)該第一硅貫穿電極提供一第一信號(hào)，其中該第一信號(hào)的頻率與該共振頻率實(shí)質(zhì)上相同。
18.根據(jù)權(quán)利要求17所述的降低半導(dǎo)體結(jié)構(gòu)中信號(hào)干擾的方法，其中該電感包含一第二硅貫穿電極設(shè)置在該基底中。
19.根據(jù)權(quán)利要求17所述的降低半導(dǎo)體結(jié)構(gòu)中信號(hào)干擾的方法，其中該電感包含多個(gè)第二硅貫穿電極設(shè)置在該基底中，彼此相互串聯(lián)。
20.根據(jù)權(quán)利要求17所述的降低半導(dǎo)體結(jié)構(gòu)中信號(hào)干擾的方法，其中該半導(dǎo)體結(jié)構(gòu)還包含多個(gè)介電層設(shè)置在該基底上，且該電容結(jié)構(gòu)設(shè)置在該多個(gè)介電層中。
【文檔編號(hào)】H01L23/64GK103779317SQ201210413876
【公開(kāi)日】2014年5月7日 申請(qǐng)日期:2012年10月25日 優(yōu)先權(quán)日:2012年10月25日
【發(fā)明者】李宗霖, 吳浚昌, 曾誌裕 申請(qǐng)人:聯(lián)華電子股份有限公司