半導(dǎo)體器件的制作方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體器件，包括襯底、襯底上的緩沖層、緩沖層上的反型摻雜隔離層、反型摻雜隔離層上的阻擋層、阻擋層上的溝道層、溝道層上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)的源漏區(qū)，其特征在于：緩沖層和/或阻擋層和/或反型摻雜隔離層為SiGe合金或者SiGeSn合金，溝道層為GeSn合金。依照本發(fā)明的半導(dǎo)體器件，采用SiGe/GeSn/SiGe的量子阱結(jié)構(gòu)，限制載流子的輸運(yùn)，并且通過晶格失配引入應(yīng)力，大大提高了載流子遷移率，從而提高了器件驅(qū)動(dòng)能力以適應(yīng)高速高頻應(yīng)用。
【專利說(shuō)明】半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，更具體地，涉及一種具有GeSn量子阱的場(chǎng)效應(yīng)晶體管。
【背景技術(shù)】
[0002]隨著集成電路工藝持續(xù)發(fā)展，特別是器件尺寸不斷等比例縮減，器件的各個(gè)關(guān)鍵參數(shù)例如閾值電壓等也隨之減小，功耗減小、集成度提高這些優(yōu)點(diǎn)促進(jìn)了器件整體性能提高。然而與此同時(shí)，器件的驅(qū)動(dòng)能力卻受制于傳統(tǒng)的硅材料工藝的限制，載流子遷移率較低，面臨了器件驅(qū)動(dòng)能力相比而言不足的問題，難以用于高速高頻應(yīng)用領(lǐng)域。因此，高遷移率器件特別是高遷移率晶體管(HEMT)在未來(lái)具有重要應(yīng)用背景。
[0003]一種現(xiàn)有的高遷移率場(chǎng)效應(yīng)晶體管(FET)是AlGaAs/GaAs基的，例如是在GaAs襯底上依次包括本征的GaAs層(用作緩沖層和/或下蓋層)、本征的AlxGal-xAs層(用作勢(shì)阱層、活性層、控制層)、n摻雜的AlxGal-xAs層(用作上蓋層)，在上蓋層之上再形成柵極堆疊以及柵極堆疊兩側(cè)的源漏(接觸)區(qū)。器件工作時(shí)，作為載流子的電子基本上被限制在勢(shì)阱層中，形成二維電子氣，在該層中載流子遷移率得到極大提升，因此提高了器件的驅(qū)動(dòng)能力。
[0004]然而，上述各項(xiàng)材料和工藝與現(xiàn)有的Si基CMOS工藝兼容度不高，在制造高遷移率器件時(shí)需要大量額外的工藝和設(shè)備，因此成本較高。作為替代，另一種現(xiàn)有的高遷移率場(chǎng)效應(yīng)晶體管則是在Si襯底上依次沉積不同配比的SiGe合金作為量子阱層并且采用Si或SiGe作為緩沖層、阻擋層、蓋層。這種SiGe/Si基的高遷移率FET雖然降低了成本，但是由于材料本身限制，導(dǎo)致遷移率提高幅度有限。
[0005]因此，需要一種工藝簡(jiǎn)單、載流子遷移率更高的FET。

【發(fā)明內(nèi)容】

[0006]有鑒于此，本發(fā)明的目的在于提供一種具有GeSn量子阱的場(chǎng)效應(yīng)晶體管，以簡(jiǎn)化工藝、降低成本的同時(shí)還能大幅提高載流子遷移率。
[0007]實(shí)現(xiàn)本發(fā)明的上述目的，是通過提供一種半導(dǎo)體器件，包括襯底、襯底上的緩沖層、緩沖層上的反型摻雜隔離層、反型摻雜隔離層上的阻擋層、阻擋層上的溝道層、溝道層上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)的源漏區(qū)，其特征在于:緩沖層和/或阻擋層和/或反型摻雜隔離層為SiGe合金或者SiGeSn合金,溝道層為GeSn合金。
[0008]其中，緩沖層和/或阻擋層和/或反型摻雜隔離層中Ge含量大于50%。
[0009]其中，緩沖層和/或阻擋層和/或反型摻雜隔離層中Sn含量小于25%。
[0010]其中，緩沖層厚度為IOOnm?2μπι。
[0011]其中，溝道層中Sn含量大于1%并且小于25%。
[0012]其中，溝道層厚度為5nm?200nm。
[0013]其中，溝道層與柵極堆疊結(jié)構(gòu)之間還包括SiGe合金的蓋層。[0014]其中，源漏區(qū)為Si GeSn合金。
[0015]其中，源漏區(qū)具有第一導(dǎo)電類型，反型摻雜隔離層、阻擋層、溝道區(qū)具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型。
[0016]其中，阻擋層材料的禁帶寬度大于溝道層材料的帶隙寬度。
[0017]依照本發(fā)明的半導(dǎo)體器件，采用SiGe/GeSn/SiGe的量子阱結(jié)構(gòu)，限制載流子的輸運(yùn)，并且通過晶格失配引入應(yīng)力，大大提高了載流子遷移率，從而提高了器件驅(qū)動(dòng)能力以適應(yīng)高速高頻應(yīng)用。
【專利附圖】

【附圖說(shuō)明】
[0018]以下參照附圖來(lái)詳細(xì)說(shuō)明本發(fā)明的技術(shù)方案，其中:
[0019]圖1為根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的剖視圖。
【具體實(shí)施方式】
[0020]以下參照附圖并結(jié)合示意性的實(shí)施例來(lái)詳細(xì)說(shuō)明本發(fā)明技術(shù)方案的特征及其技術(shù)效果。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語(yǔ)“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修飾各種器件結(jié)構(gòu)。這些修飾除非特別說(shuō)明并非暗示所修飾器件結(jié)構(gòu)的空間、次序或?qū)蛹?jí)關(guān)系。
[0021]參照?qǐng)D1，為根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件的剖視圖。
[0022]提供襯底I，其材質(zhì)可以是(體)Si (例如單晶Si晶片)、S01、Ge0I (絕緣體上Ge)。優(yōu)選地，襯底I選用體Si或S0I，以便與CMOS工藝兼容。
[0023]通過PECVD、MOCVD、MBE、ALD等方法，在襯底I上沉積形成緩沖層2，用于降低襯底I與上層的GeSn溝道層之間的晶格失配。緩沖層2的材質(zhì)的晶格常數(shù)要介于襯底I的Si/Ge與上層的GeSn之間，優(yōu)選為SiGe合金，具體地可以是Sil_xGex，其中Ge含量(原子數(shù)目百分比)X大于50%也即x>0.5。緩沖層2的厚度例如是IOOnm?2μπι。此外，緩沖層2也可以是SiGeSn三元合金例如Sil-u_vGeuSnv，其中Ge含量u大于50%并且優(yōu)選介于60%?70%之間也即0.6〈u〈0.7，Sn含量V小于25%并且優(yōu)選地介于1%?10%之間也即0.01<v<0.1。
[0024]通過PECVD、MOCVD、MBE、ALD等方法，在緩沖層2上沉積形成反型摻雜隔離層3，其導(dǎo)電類型緩沖層2和/或稍后的阻擋層4相同，但是與稍后的源漏區(qū)8(具有第一導(dǎo)電類型，例如η或者P)不同，例如具有第二導(dǎo)電類型(P或η)，用于通過摻雜而調(diào)整控制勢(shì)壘，調(diào)節(jié)閾值電壓。反型摻雜隔離層3的材質(zhì)可以是S iGe合金，具體地可以是Sil-yGey，其中Ge含量(原子數(shù)目百分比)y介于55%?75%之間，也即0.55〈y〈0.75。反型摻雜隔離層3的厚度例如是50nm?500nm。反型摻雜隔離層3形成過程中可以原位摻雜,也可以形成反型摻雜隔離層3之后注入摻雜，摻雜劑例如包括B、P、N、Al、Ga等，用于調(diào)節(jié)導(dǎo)電類型。
[0025]同樣通過PECVD、MOCVD、MBE、ALD等方法，在反型摻雜隔離層3上沉積形成阻擋層4，用于將作為載流子的二維電子氣限制在其上的溝道層中。阻擋層4的材質(zhì)可以是SiGe合金，具體地可以是Sil-yGey，其中Ge含量(原子數(shù)目百分比)y大于50%并且優(yōu)選介于55%?75%之間，也即0.55〈y〈0.75。阻擋層4的厚度例如是50nm?500nm。此外，阻擋層4也可以是上述SiGeSn三元合金。阻擋層4具有第二導(dǎo)電類型，并且摻雜濃度較輕，也即為P-或者η-型。特別地，阻擋層4材料的禁帶寬度Ε2大于溝道層5材料的帶隙寬度El。
[0026]在阻擋層4上沉積形成量子阱層5，用作器件的溝道層。量子阱層5的材質(zhì)是GeSn合金，具體地可以是Gel-zSnz，其中Sn含量(原子數(shù)目百分比)z介于1%~25%之間，也即0.01〈ζ〈0.25。量子阱層5的厚度例如是5nm~200nm。形成GeSn基量子阱層的方法可以是傳統(tǒng)的MBE、MOCVD, ALD等方法，也可以是依次沉積非晶Ge和金屬Sn層并且激光快速退火使得兩者相互反應(yīng)而形成。
[0027]可選地，在量子阱層5上還通過PECVD、MOCVD、MBE、ALD等方法沉積形成蓋層6，用于將作為載流子的二維電子氣限制在其下的溝道層5中。蓋層6的材質(zhì)可以是SiGe合金，具體地可以是Si Ι-wGew，其中Ge含量(原子數(shù)目百分比)w大于50 %并且優(yōu)選介于60 %~85%之間，也即0.60<w<0.85。蓋層6的厚度例如是IOOnm~500nm。
[0028]隨后，在量子阱的溝道層5 (以及蓋層6)上形成柵極堆疊結(jié)構(gòu)7。例如采用LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸發(fā)、濺射等常規(guī)沉積方法，依次沉積并且隨后刻蝕形成柵極絕緣層7A和柵極導(dǎo)電層7B。當(dāng)柵極堆疊結(jié)構(gòu)采用前柵工藝時(shí):柵極絕緣層7A是高k材料，包括但不限于氮化物(例如SiN、AIN、TiN)、金屬氧化物(主要為副族和鑭系金屬元素氧化物，例如 Al2O3' Ta2O5' Ti02、Zn。、ZrO2, HfO2, Ce02、Y2O3> La2O3)、鈣鈦礦相氧化物(例如PbZrxTi1^xO3(PZT)、BaxSr1^xTiO3(BST));柵極導(dǎo)電層7B是金屬、金屬氮化物及其組合，其中金屬包括Al、T1、Cu、Mo、W、Ta以用作柵極填充層，金屬氮化物包括TiN、TaN以用作功函數(shù)調(diào)節(jié)層。當(dāng)柵極堆疊結(jié)構(gòu)采用后柵工藝時(shí)，用作假柵極堆疊結(jié)構(gòu)，因此假柵極絕緣層是氧化硅，假柵極導(dǎo)電層是多晶硅、非晶硅，隨后工藝中刻蝕去除假柵極堆疊結(jié)構(gòu)形成柵極溝槽，在柵極溝槽中依次填充如前述高k材料的柵極絕緣層7A以及金屬材料的柵極導(dǎo)電層7B，因此柵極絕緣層7A包 圍了柵 極導(dǎo)電層7B的底部以及側(cè)面。在柵極絕緣層7A/柵極導(dǎo)電層7B兩側(cè)通過沉積后刻蝕形成了氮化硅、氮氧化硅、類金剛石無(wú)定形碳(DLC)的材質(zhì)的柵極側(cè)墻7C，這些構(gòu)成了柵極堆疊結(jié)構(gòu)6。
[0029]在柵極堆疊結(jié)構(gòu)7兩側(cè)形成源漏區(qū)8。
[0030]當(dāng)不包含蓋層6時(shí)(未示出)，直接在量子阱的溝道層5上通過MBE、MOCVD、ALD等方法沉積形成了源漏區(qū)8，其材質(zhì)為SiGeSn合金。具體地，源漏區(qū)8包括Sil-u-vGeuSnv，其中Ge含量u大于50%并且優(yōu)選介于60%~70%之間也即0.6〈u〈0.7，Sn含量v小于25%并且優(yōu)選介于1%~10%之間也即0.01〈v〈0.1。源漏區(qū)8的厚度可以是500nm~2μπι。此外，也可以在GeSn的溝道層5柵極堆疊結(jié)構(gòu)7兩側(cè)的位置處注入Si并且退火激活，使得形成S iGeSn三元合金的源漏區(qū)8，此時(shí)源漏區(qū)8將與圖1所示不同而深入溝道層5中、但是不接觸更下方的阻擋層4，也即深入深度不大于溝道層5厚度(未示出)。優(yōu)選地，繼續(xù)采用外延技術(shù)，形成抬升的源漏區(qū)8，使得源漏區(qū)8的上表面高于柵極絕緣層6A的上表面。
[0031]如圖1所示，當(dāng)溝道層5上包含了蓋層6時(shí)，可以先刻蝕形成溝槽，刻蝕可以停止在溝道層5與蓋層6的界面上，也可以停止在溝道層5中并且未到達(dá)阻擋層4。此后通過MBE、M0CVD、ALD等方法沉積形成了上述SiGeSn三元合金的源漏區(qū)8。
[0032]優(yōu)選地，形成源漏區(qū)8時(shí)或者形成源漏區(qū)8之后，可以原位摻雜或者注入摻雜使得源漏區(qū)8具有第一導(dǎo)電類型。摻雜劑可以包括B、P、Al、Ga等，用于調(diào)節(jié)源漏區(qū)導(dǎo)電類型和濃度。
[0033]最后，可以在源漏區(qū)8上形成源漏接觸層9，例如是金屬硅化物，以降低源漏電阻。在整個(gè)器件上形成層間介質(zhì)層(ILD) 10，刻蝕ILDlO形成源漏接觸孔，在接觸孔中填充W、Al、Mo等金屬形成源漏接觸塞11。
[0034]因此，根據(jù)本發(fā)明第一實(shí)施例，半導(dǎo)體器件包括襯底1、襯底I上的緩沖層2、緩沖層2上的SiGe反型摻雜隔離層3、反型摻雜隔離層3上SiGe合金的阻擋層4、阻擋層4上GeSn合金的溝道層5、溝道層5上的柵極堆疊結(jié)構(gòu)7、柵極堆疊結(jié)構(gòu)7兩側(cè)的源漏區(qū)8。其中，溝道層5與柵極堆疊結(jié)構(gòu)7之間還可以包括S iGe合金的蓋層6。其中，緩沖層2、反型摻雜隔離層3、阻擋層4、蓋層6除了是SiGe合金之外，還可以是與源漏區(qū)8相同或者類似的SiGeSn三元合金,例如前述的Sil_u_vGeuSnv。其余各個(gè)部件的材料配比、厚度等參數(shù)均描述在上述制造方法中，因此不再贅述。
[0035]依照本發(fā)明的半導(dǎo)體器件，采用SiGe/GeSn/SiGe的量子阱結(jié)構(gòu)，限制載流子的輸運(yùn)，并且通過晶格失配引入應(yīng)力，大大提高了載流子遷移率，從而提高了器件驅(qū)動(dòng)能力以適應(yīng)高速高頻應(yīng)用。
[0036]盡管已參照一個(gè)或多個(gè)示例性實(shí)施例說(shuō)明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無(wú)需脫離本發(fā)明范圍而對(duì)形成器件結(jié)構(gòu)的方法做出各種合適的改變和等價(jià)方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開的特定實(shí)施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施例。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括襯底、襯底上的緩沖層、緩沖層上的反型摻雜隔離層、反型摻 雜隔離層上的阻擋層、阻擋層上的溝道層、溝道層上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)的 源漏區(qū)，其特征在于：緩沖層和/或阻擋層和/或反型摻雜隔離層為SiGe合金或者SiGeSn 合金，溝道層為GeSn合金。
2.如權(quán)利要求I的半導(dǎo)體器件，其中，緩沖層和/或阻擋層和/或反型摻雜隔離層中 Ge含量大于50%。
3.如權(quán)利要求I的半導(dǎo)體器件，其中，緩沖層和/或阻擋層和/或反型摻雜隔離層中 Sn含量小于25%。
4.如權(quán)利要求I的半導(dǎo)體器件，其中，緩沖層厚度為IOOnm-2μm。
5.如權(quán)利要求I的半導(dǎo)體器件，其中，溝道層中Sn含量大于1%并且小于25%。
6.如權(quán)利要求I的半導(dǎo)體器件，其中，溝道層厚度為5nm-200nm。
7.如權(quán)利要求I的半導(dǎo)體器件，其中，溝道層與柵極堆疊結(jié)構(gòu)之間還包括SiGe合金的 蓋層。
8.如權(quán)利要求I的半導(dǎo)體器件，其中，源漏區(qū)為SiGeSn合金。
9.如權(quán)利要求I的半導(dǎo)體器件，其中，源漏區(qū)具有第一導(dǎo)電類型，反型摻雜隔離層、阻 擋層、溝道區(qū)具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型。
10.如權(quán)利要求I的半導(dǎo)體器件，其中，阻擋層材料的禁帶寬度大于溝道層材料的帶隙 覽度。
【文檔編號(hào)】H01L29/778GK103594506SQ201210293234
【公開日】2014年2月19日 申請(qǐng)日期:2012年8月16日 優(yōu)先權(quán)日:2012年8月16日
【發(fā)明者】馬小龍, 殷華湘, 許淼, 朱慧瓏 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所