一種半導(dǎo)體器件的制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體器件的制造方法，包括：提供第一硅基體，在其上依次形成一緩沖層和一硬掩膜層；形成用于填充隔離材料的溝槽；沉積一隔離材料以完全填充所述溝槽；研磨所述隔離材料，以露出所述硬掩膜層；形成用于外延生長鍺硅的凹槽；在所述凹槽中形成一鍺硅層；去除所述硬掩膜層、緩沖層和位于所述第一硅基體之上的隔離材料；形成一氧化物層，以覆蓋所述鍺硅層和所述隔離材料；提供第二硅基體，將所述第一硅基體的形成有所述氧化物層的表面與所述第二硅基體的表面鍵合在一起；研磨所述第一硅基體的背面，以露出所述隔離材料；在所述第一硅基體的背面上形成柵極結(jié)構(gòu)。根據(jù)本發(fā)明，在增強作用于NMOS晶體管的溝道區(qū)的應(yīng)力的同時不損傷柵極結(jié)構(gòu)。
【專利說明】一種半導(dǎo)體器件的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅的方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體器件尺寸的不斷減小，對于金屬-氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)而言，通常采用各種應(yīng)力技術(shù)來增大通過MOS晶體管的電流，例如雙應(yīng)力線(DSL)、應(yīng)力記憶技術(shù)(SMT)、嵌入式鍺硅等。
[0003]對于應(yīng)力記憶技術(shù)或者雙應(yīng)力線而言,都是在襯底上形成具有應(yīng)力的應(yīng)力層來產(chǎn)生作用于MOS晶體管的溝道區(qū)的應(yīng)力，形成的應(yīng)力層都會覆蓋MOS晶體管的柵極結(jié)構(gòu)。因此，在去除所述應(yīng)力層的過程中，不可避免地對所述柵極結(jié)構(gòu)造成不同程度的損傷。對于CMOS晶體管的PMOS部分而言，嵌入式鍺硅是常用的應(yīng)力技術(shù)，在嵌入式鍺硅的形成過程中，所述柵極結(jié)構(gòu)受到的損傷很??；由于所述嵌入式鍺硅形成于PMOS部分的源/漏區(qū)中，其與PMOS部分的溝道區(qū)之間存在一定的距離，因此，所述嵌入式鍺硅對所述溝道區(qū)施加的應(yīng)力的大小將會受到該距離的制約。對于更為早期的應(yīng)力技術(shù)而言，應(yīng)力層是形成在襯底的背面，在去除所述應(yīng)力層的過程中，不會對所述柵極結(jié)構(gòu)造成損傷；但是，在后續(xù)的熱處理工序中，所述應(yīng)力層中的應(yīng)力會發(fā)生較大程度的損失。
[0004]因此，需要提出一種方法，在增強作用于NMOS晶體管的溝道區(qū)的應(yīng)力的同時不損傷NMOS晶體管的柵極結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導(dǎo)體器件的制造方法，包括:提供第一硅基體，在所述第一娃基體上依次形成一緩沖層和一硬掩膜層；在所述第一娃基體中形成用于填充隔離材料的溝槽；沉積一隔離材料于所述第一硅基體上，以完全填充所述溝槽；研磨所述隔離材料，以露出所述硬掩膜層；在所述第一硅基體中形成用于外延生長鍺硅的凹槽；在所述凹槽中形成一鍺硅層；去除所述硬掩膜層、所述緩沖層和位于所述第一硅基體之上的隔離材料；在所述第一硅基體上形成一氧化物層，以覆蓋所述鍺硅層和所述隔離材料；提供第二硅基體，將所述第一硅基體的形成有所述氧化物層的表面與所述第二硅基體的表面鍵合在一起；研磨所述第一硅基體的背面，以露出所述隔離材料；在所述第一硅基體的所述背面上形成柵極結(jié)構(gòu)。
[0006]進(jìn)一步，采用化學(xué)氣相沉積工藝形成所述緩沖層和所述硬掩膜層。
[0007]進(jìn)一步，所述緩沖層的材料為氧化物或者氮氧化硅。
[0008]進(jìn)一步，所述硬掩膜層的材料為氮化硅、非晶碳、硼氮或者金屬氮化物。
[0009]進(jìn)一步，所述緩沖層的厚度為10-500埃。
[0010]進(jìn)一步，所述硬掩膜層的厚度為200-800埃。
[0011]進(jìn)一步，在沉積所述隔離材料之前，還包括在所述溝槽中沉積一襯里層的步驟。[0012]進(jìn)一步，所述隔離材料為氧化物。
[0013]進(jìn)一步，在研磨所述隔離材料之前，還包括執(zhí)行一退火過程以使所述隔離材料致密化的步驟。
[0014]進(jìn)一步，所述研磨為化學(xué)機械研磨。
[0015]進(jìn)一步，形成所述凹槽的步驟包括:在所述第一硅基體上形成一圖案化的光刻膠層；以所述圖案化的光刻膠層為掩膜，依次縱向蝕刻所述硬掩膜層、所述緩沖層和所述第一
娃基體。
[0016]進(jìn)一步，采用選擇性外延生長工藝形成所述鍺硅層。
[0017]進(jìn)一步，采用化學(xué)機械研磨工藝實施所述去除過程。
[0018]進(jìn)一步，采用化學(xué)氣相沉積工藝或者熱氧化工藝形成所述氧化物層。
[0019]進(jìn)一步，所述第二硅基體的晶向和所述第一硅基體的晶向相同或者不同。
[0020]進(jìn)一步，所述柵極結(jié)構(gòu)包括依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。
[0021]進(jìn)一步，所述柵極結(jié)構(gòu)兩側(cè)形成有緊靠所述柵極結(jié)構(gòu)的側(cè)壁結(jié)構(gòu)。
[0022]進(jìn)一步，所述半導(dǎo)體器件為NMOS晶體管。
[0023]根據(jù)本發(fā)明，通過在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅，可以在增強作用于NMOS晶體管的溝道區(qū)的應(yīng)力的同時不損傷NMOS晶體管的柵極結(jié)構(gòu)。
【專利附圖】

【附圖說明】
[0024]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0025]附圖中:
[0026]圖1A-圖1H為本發(fā)明提出的在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅的方法的各步驟的示意性剖面圖；
[0027]圖2為本發(fā)明提出的在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅的方法的流程圖。
【具體實施方式】
[0028]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0029]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出的在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅的方法。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。
[0030]應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0031]下面，參照圖1A-圖1H和圖2來描述本發(fā)明提出的在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅的方法的詳細(xì)步驟。
[0032]參照圖1A-圖1H，其中示出了本發(fā)明提出的在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅的方法的各步驟的示意性剖面圖。
[0033]首先，如圖1A所示，提供第一硅基體100，所述第一硅基體100的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，所述第一硅基體100選用單晶硅材料構(gòu)成。
[0034]接下來，在所述第一硅基體100上依次形成一緩沖層101和一硬掩膜層102，所述緩沖層101可以釋放所述硬掩膜層102和所述第一硅基體100之間的應(yīng)力。在本實施例中，采用化學(xué)氣相沉積工藝形成所述緩沖層101和所述硬掩膜層102，所述緩沖層101的材料為氧化物或者氮氧化硅，所述硬掩膜層102的材料為氮化硅、非晶碳、硼氮(BN)或者金屬氮化物。所述緩沖層101的厚度為10-500埃，所述硬掩膜層102的厚度為200-800埃。
[0035]接著，如圖1B所示，在所述第一硅基體100中形成用于填充隔離材料的溝槽103。形成所述溝槽103的步驟包括:在對所述硬掩膜層102進(jìn)行退火之后，利用所述硬掩膜層102作為掩膜進(jìn)行隔離區(qū)光刻，蝕刻出用于填充隔離材料的所述溝槽103 ;在所述硬掩膜層102上以及所述溝槽103的側(cè)壁和底部形成一由薄層氧化物構(gòu)成的襯里層(圖中未示出)。
[0036]接著，如圖1C所示，沉積一隔離材料104于所述第一硅基體100上，以填充所述溝槽103。所述隔離材料104通常為氧化物，本實施例中，所述隔離材料104為HARP (—種氧化物)。接下來，采用化學(xué)機械研磨工藝(CMP)研磨所述隔離材料104，以露出所述硬掩膜層
102。然后，可以執(zhí)行一退火過程，以使所述隔離材料104致密化。
[0037]接著，如圖1D所示，在所述第一硅基體100中形成用于外延生長鍺硅的凹槽105。形成所述凹槽105的步驟包括:在所述第一硅基體100上形成一圖案化的光刻膠層；以所述圖案化的光刻膠層為掩膜，依次縱向蝕刻所述硬掩膜層102、所述緩沖層101和所述第一硅基體100，從而形成所述凹槽105。
[0038]接著，如圖1E所示，采用選擇性外延生長工藝在所述凹槽105中形成一鍺硅層106。所述選擇性外延生長工藝可以采用低壓化學(xué)氣相沉積(LPCVD)、等離子體增強化學(xué)氣相沉積(PECVD)、超高真空化學(xué)氣相沉積(UHVCVD)、快速熱化學(xué)氣相沉積(RTCVD)和分子束外延(MBE)中的一種。
[0039]接著，如圖1F所示，去除所述硬掩膜層102、所述緩沖層101和位于所述第一硅基體100之上的隔離材料104。在本實施例中，采用化學(xué)機械研磨工藝(CMP)實施所述去除過程。然后，采用化學(xué)氣相沉積工藝或者熱氧化工藝在所述第一硅基體100上形成一氧化物層107，以覆蓋所述鍺硅層106和所述隔離材料104。所述氧化物層107的構(gòu)成材料包括二氧化硅(SiO2)。
[0040]接著，如圖1G所示，提供第二硅基體100’，將所述第一硅基體100的形成有所述氧化物層107的表面與所述第二硅基體100’的表面鍵合在一起。所述第二硅基體100’的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅等。作為示例，在本實施例中，所述第二硅基體100’選用單晶硅材料構(gòu)成。所述第二硅基體100’的晶向和所述第一硅基體100的晶向可以相同，也可以不同。
[0041]然后，研磨所述第一硅基體100的背面，以露出所述隔離材料104。在本實施例中，采用化學(xué)機械研磨工藝研磨所述第一硅基體100，所述研磨過程結(jié)束之后，所述隔離材料104構(gòu)成所述第一硅基體100中的隔離結(jié)構(gòu)。
[0042]接著，如圖1H所示，在所述第一硅基體100的所述背面上形成柵極結(jié)構(gòu)108。作為一個示例，所述柵極結(jié)構(gòu)108可包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。柵極介電層可包括氧化物，如，二氧化硅(SiO2)層。柵極材料層可包括多晶硅層、金屬層、導(dǎo)電性金屬氮化物層、導(dǎo)電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構(gòu)成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導(dǎo)電性金屬氮化物層可包括氮化鈦(TiN)層；導(dǎo)電性金屬氧化物層可包括氧化銥(IrO2)層；金屬硅化物層可包括硅化鈦(TiSi)層。柵極硬掩蔽層可包括氧化物層、氮化物層、氮氧化物層和無定形碳中的一種或多種，其中，氧化物層可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS )、未摻雜硅玻璃(USG)、旋涂玻璃(S0G)、高密度等離子體(HDP)或旋涂電介質(zhì)(SOD);氮化物層可包括氮化硅(Si3N4)層；氮氧化物層可包括氮氧化硅(SiON)層。
[0043]此外，作為示例，在所述第一硅基體100上還形成有位于所述柵極結(jié)構(gòu)108兩側(cè)且緊靠所述柵極結(jié)構(gòu)108的側(cè)壁結(jié)構(gòu)。其中，所述側(cè)壁結(jié)構(gòu)可以包括至少一層氧化物層和/或至少一層氮化物層。
[0044]形成所述柵極結(jié)構(gòu)108之前，在所述第一硅基體100中形成P阱(well)結(jié)構(gòu)，為了簡化，圖示中予以省略。
[0045]至此，完成了根據(jù)本發(fā)明示例性實施例的方法實施的全部工藝步驟，接下來，可以通過后續(xù)工藝完成整個NMOS晶體管的制作，所述后續(xù)工藝與傳統(tǒng)的NMOS晶體管加工工藝完全相同。根據(jù)本發(fā)明，通過在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅，可以在增強作用于NMOS晶體管的溝道區(qū)的應(yīng)力的同時不損傷NMOS晶體管的柵極結(jié)構(gòu)。
[0046]參照圖2，其中示出了本發(fā)明提出的在NMOS晶體管的溝道區(qū)的下方形成嵌入式鍺硅的方法的流程圖，用于簡要示出整個制造工藝的流程。
[0047]在步驟201中，提供第一硅基體，在所述第一硅基體上依次形成一緩沖層和一硬掩膜層；
[0048]在步驟202中，在所述第一硅基體中形成用于填充隔離材料的溝槽；
[0049]在步驟203中，沉積一隔離材料于所述第一硅基體上，以填充所述溝槽；
[0050]在步驟204中，研磨所述隔離材料，以露出所述硬掩膜層；
[0051]在步驟205中，在所述第一硅基體中形成用于外延生長鍺硅的凹槽；
[0052]在步驟206中，在所述凹槽中形成一鍺硅層；
[0053]在步驟207中，去除所述硬掩膜層、所述緩沖層和位于所述第一硅基體之上的隔離材料；
[0054]在步驟208中，在所述第一硅基體上形成一氧化物層，以覆蓋所述鍺硅層和所述隔離材料；
[0055]在步驟209中，提供第二硅基體，將所述第一硅基體的形成有所述氧化物層的表面與所述第二硅基體的表面鍵合在一起；
[0056]在步驟210中，研磨所述第一硅基體的背面，以露出所述隔離材料；
[0057]在步驟211中，在所述第一硅基體的所述背面上形成柵極結(jié)構(gòu)。
[0058]本發(fā)明已經(jīng)通過上述實施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種半導(dǎo)體器件的制造方法，包括: 提供第一娃基體，在所述第一娃基體上依次形成一緩沖層和一硬掩膜層； 在所述第一硅基體中形成用于填充隔離材料的溝槽； 沉積一隔離材料于所述第一硅基體上，以完全填充所述溝槽； 研磨所述隔離材料，以露出所述硬掩膜層； 在所述第一娃基體中形成用于外延生長鍺娃的凹槽； 在所述凹槽中形成一鍺硅層； 去除所述硬掩膜層、所述緩沖層和位于所述第一硅基體之上的隔離材料； 在所述第一硅基體上形成一氧化物層，以覆蓋所述鍺硅層和所述隔離材料； 提供第二硅基體，將所述第一硅基體的形成有所述氧化物層的表面與所述第二硅基體的表面鍵合在一起； 研磨所述第一硅基體的背面，以露出所述隔離材料； 在所述第一硅基體的所述背面上形成柵極結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，采用化學(xué)氣相沉積工藝形成所述緩沖層和所述硬掩膜層。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述緩沖層的材料為氧化物或者氮氧 化硅。
4.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述硬掩膜層的材料為氮化硅、非晶碳、硼氮或者金屬氮化物。
5.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述緩沖層的厚度為10-500埃。
6.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述硬掩膜層的厚度為200-800埃。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，在沉積所述隔離材料之前，還包括在所述溝槽中沉積一襯里層的步驟。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述隔離材料為氧化物。
9.根據(jù)權(quán)利要求1所述的方法，其特征在于，在研磨所述隔離材料之前，還包括執(zhí)行一退火過程以使所述隔離材料致密化的步驟。
10.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述研磨為化學(xué)機械研磨。
11.根據(jù)權(quán)利要求1所述的方法，其特征在于，形成所述凹槽的步驟包括:在所述第一硅基體上形成一圖案化的光刻膠層；以所述圖案化的光刻膠層為掩膜，依次縱向蝕刻所述硬掩膜層、所述緩沖層和所述第一硅基體。
12.根據(jù)權(quán)利要求1所述的方法，其特征在于，采用選擇性外延生長工藝形成所述鍺硅層。
13.根據(jù)權(quán)利要求1所述的方法，其特征在于，采用化學(xué)機械研磨工藝實施所述去除過程。
14.根據(jù)權(quán)利要求1所述的方法，其特征在于，采用化學(xué)氣相沉積工藝或者熱氧化工藝形成所述氧化物層。
15.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二硅基體的晶向和所述第一硅基體的晶向相同或者不同。
16.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述柵極結(jié)構(gòu)包括依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。
17.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述柵極結(jié)構(gòu)兩側(cè)形成有緊靠所述柵極結(jié)構(gòu)的側(cè)壁結(jié)構(gòu)。
18.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述半導(dǎo)體器件為NMOS晶體管。
【文檔編號】H01L21/336GK103594371SQ201210292727
【公開日】2014年2月19日 申請日期:2012年8月16日 優(yōu)先權(quán)日:2012年8月16日
【發(fā)明者】鮑宇, 平延磊, 張彬, 鄧浩 申請人:中芯國際集成電路制造(上海)有限公司