半導(dǎo)體結(jié)構(gòu)的制造方法
【專利摘要】本發(fā)明公開一種半導(dǎo)體結(jié)構(gòu)的制造方法。提供具有晶胞區(qū)及周邊區(qū)的基底。在晶胞區(qū)及周邊區(qū)的基底上依序形成氧化材料層及第一導(dǎo)體材料層。進(jìn)行一圖案化步驟，以于晶胞區(qū)的基底上形成第一堆疊結(jié)構(gòu)以及于周邊區(qū)的基底上形成第二堆疊結(jié)構(gòu)。于第一堆疊結(jié)構(gòu)的側(cè)壁上形成第一間隙壁以及于第二堆疊結(jié)構(gòu)的側(cè)壁上形成第二間隙壁。在第一堆疊結(jié)構(gòu)兩側(cè)的基底中形成至少二第一摻雜區(qū)以及于第二堆疊結(jié)構(gòu)兩側(cè)的基底中形成二第二摻雜區(qū)。至少于第一堆疊結(jié)構(gòu)上形成介電層及第二導(dǎo)體層。晶胞區(qū)中的第一堆疊結(jié)構(gòu)、介電層及第二導(dǎo)體層構(gòu)成一電荷存儲結(jié)構(gòu)。
【專利說明】半導(dǎo)體結(jié)構(gòu)的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)的制造方法，且特別是涉及一種將存儲單元與周邊邏輯元件、電阻器或電容器整合的半導(dǎo)體結(jié)構(gòu)的制造方法。
【背景技術(shù)】
[0002]非揮發(fā)性存儲體元件由于具有可多次數(shù)據(jù)的存入、讀取、抹除等動作，且存入的數(shù)據(jù)在斷電后也不會消失的優(yōu)點(diǎn)，所以已成為個人電腦和電子設(shè)備所廣泛采用的一種存儲體元件。
[0003]具有穿隧氧化物的可抹除且可編程只讀存儲器(EPROM with Tunnel Oxide,ETOX)為一種常見的存儲單元結(jié)構(gòu)，其以摻雜多晶硅制作浮置柵極與控制柵極，以進(jìn)行抹除/寫入的操作。此外，為了避免ETOX因過度抹除/寫入而導(dǎo)致數(shù)據(jù)誤判的問題，可在存儲單元的一側(cè)串接一選擇晶體管(select transistor),而形成兩晶體管(2T)結(jié)構(gòu)。通過選擇晶體管來控制存儲單元的程序化和讀取，來進(jìn)行多次可編程化(Multiple-TimeProgramming ；MTP)操作。
[0004]隨著多功能芯片的發(fā)展，晶胞區(qū)的存儲單元與周邊區(qū)的邏輯元件、電阻器或電容器等常會制作在同一個芯片上。然而，存儲單元與周邊元件的制作工藝通常是分開進(jìn)行的，因此需要多個光掩模以及復(fù)雜的制作工藝步驟，會增加成本及減少競爭力。

【發(fā)明內(nèi)容】

[0005]有鑒于此，本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)的制造方法，可以利用現(xiàn)有的制作工藝輕易地將存儲單元與周邊邏輯元件、電阻器或電容器整合在一起。
[0006]為達(dá)上述目的，本發(fā)明提出一種半導(dǎo)體結(jié)構(gòu)的制造方法。提供具有晶胞區(qū)及邏輯電路區(qū)的基底。于晶胞區(qū)及邏輯電路區(qū)的基底上依序形成氧化材料層及第一導(dǎo)體材料層。進(jìn)行一圖案化步驟，以于晶胞區(qū)的基底上形成第一堆疊結(jié)構(gòu)以及于邏輯電路區(qū)的基底上形成第二堆疊結(jié)構(gòu)。于第一堆疊結(jié)構(gòu)的側(cè)壁上形成第一間隙壁以及于第二堆疊結(jié)構(gòu)的側(cè)壁上形成第二間隙壁。于第一堆疊結(jié)構(gòu)兩側(cè)的基底中形成至少二第一摻雜區(qū)以及于第二堆疊結(jié)構(gòu)兩側(cè)的基底中形成二第二摻雜區(qū)。至少于第一堆疊結(jié)構(gòu)上形成介電層及第二導(dǎo)體層。晶胞區(qū)中的第一堆疊結(jié)構(gòu)、介電層及第二導(dǎo)體層構(gòu)成電荷存儲結(jié)構(gòu)，且第二堆疊結(jié)構(gòu)為邏輯晶體管。
[0007]在本發(fā)明的一實施例中，于進(jìn)行上述圖案化步驟的步驟中，同時于基底的晶胞區(qū)的第一堆疊結(jié)構(gòu)的一側(cè)形成一選擇晶體管。于形成第一間隙壁及第二間隙壁的步驟中，同時于選擇晶體管的側(cè)壁上形成第三間隙壁。此外，第一摻雜區(qū)還形成于選擇晶體管兩側(cè)的基底中，電荷存儲結(jié)構(gòu)與選擇晶體管共用一個第一摻雜區(qū)。
[0008]在本發(fā)明的一實施例中，上述介電層為單層結(jié)構(gòu)或多層結(jié)構(gòu)。
[0009]在本發(fā)明的一實施例中，上述介電層及第二導(dǎo)體層還沿著第一堆疊結(jié)構(gòu)的側(cè)壁延伸至晶胞區(qū)的第一堆疊結(jié)構(gòu)的一側(cè)的基底上，且第一摻雜區(qū)配置于第二導(dǎo)體層兩側(cè)的基底中。
[0010]在本發(fā)明的一實施例中，上述介電層為單層結(jié)構(gòu)。
[0011 ] 在本發(fā)明的一實施例中，上述基底還具有電阻器區(qū)。
[0012]在本發(fā)明的一實施例中，于進(jìn)行上述圖案化步驟的步驟中，同時于電阻器區(qū)的基底上形成第三堆疊結(jié)構(gòu)。于形成第一間隙壁及第二間隙壁的步驟中，同時于第三堆疊結(jié)構(gòu)的側(cè)壁上形成第三間隙壁。此外，介電層與第二導(dǎo)體層還形成于第三堆疊結(jié)構(gòu)上且曝露出第三堆疊結(jié)構(gòu)的部分上表面。
[0013]在本發(fā)明的一實施例中，上述半導(dǎo)體結(jié)構(gòu)的制造方法還包括:于電荷存儲結(jié)構(gòu)的側(cè)壁上形成第四間隙壁、于第二堆疊結(jié)構(gòu)的側(cè)壁上形成第五間隙壁、以及于第三堆疊結(jié)構(gòu)上的介電層與第二導(dǎo)體層的側(cè)壁上形成第六間隙壁；以及至少于電荷存儲結(jié)構(gòu)的上表面、第二堆疊結(jié)構(gòu)的上表面、第三堆疊結(jié)構(gòu)的部分上表面、以及第三堆疊結(jié)構(gòu)上的第二導(dǎo)體層的上表面上形成金屬娃化物層。
[0014]在本發(fā)明的一實施例中，上述金屬硅化物層的材料包括硅化鈷。
[0015]在本發(fā)明的一實施例中，上述半導(dǎo)體結(jié)構(gòu)的制造方法還包括形成二導(dǎo)體插塞與第三堆疊結(jié)構(gòu)上的金屬硅化物層電連接。
[0016]在本發(fā)明的一實施例中，上述介電層與第二導(dǎo)體層還于電阻器區(qū)的基底上形成第
三堆疊結(jié)構(gòu)。
[0017]在本發(fā)明的一實施例中，上述半導(dǎo)體結(jié)構(gòu)的制造方法還包括:于電荷存儲結(jié)構(gòu)的側(cè)壁上形成第三間隙壁、于第二堆疊結(jié)構(gòu)的側(cè)壁上形成第四間隙壁、以及于第三堆疊結(jié)構(gòu)的側(cè)壁上形成第五間隙壁；以及至少于電荷存儲結(jié)構(gòu)的上表面、第二堆疊結(jié)構(gòu)的上表面、以及第三堆疊結(jié)構(gòu)的上表面上形成金屬硅化物層。
[0018]在本發(fā)明的一實施例中，上述金屬硅化物層的材料包括硅化鈷。
[0019]在本發(fā)明的一實施例中，上述金屬硅化物層還形成于第三堆疊結(jié)構(gòu)的兩側(cè)的基底上。
[0020]在本發(fā)明的一實施例中，上述半導(dǎo)體結(jié)構(gòu)的制造方法還包括形成二導(dǎo)體插塞與第三堆疊結(jié)構(gòu)的兩側(cè)的基底上的金屬硅化物層電連接。
[0021 ] 在本發(fā)明的一實施例中，上述基底還具有電容器區(qū)。
[0022]在本發(fā)明的一實施例中，于進(jìn)行上述圖案化步驟的步驟中，同時于電容器區(qū)的基底上形成第三堆疊結(jié)構(gòu)。于形成第一間隙壁及第二間隙壁的步驟中，同時于第三堆疊結(jié)構(gòu)的側(cè)壁上形成第三間隙壁。此外，介電層與第二導(dǎo)體層還形成于第三堆疊結(jié)構(gòu)上，介電層以及第二導(dǎo)體層的側(cè)壁與第三堆疊結(jié)構(gòu)的側(cè)壁切齊，且電容器區(qū)中的第三堆疊結(jié)構(gòu)、介電層及第二導(dǎo)體層構(gòu)成電容器。
[0023]在本發(fā)明的一實施例中，上述半導(dǎo)體結(jié)構(gòu)的制造方法還包括于電荷存儲結(jié)構(gòu)的側(cè)壁上形成第四間隙壁、于第二堆疊結(jié)構(gòu)的側(cè)壁上形成第五間隙壁、以及于電容器的側(cè)壁上形成第六間隙壁。
[0024]在本發(fā)明的一實施例中，于形成上述第一摻雜區(qū)及第二摻雜區(qū)的步驟中，同時于電容器兩側(cè)的基底中形成二第三摻雜區(qū)。
[0025]基于上述，本發(fā)明的制造方法可整合于現(xiàn)有的制作工藝(例如邏輯制作工藝或CMOS制作工藝)中，利用現(xiàn)有的制作工藝輕易地將存儲單元與周邊邏輯元件、電阻器或電容器整合在一起，大幅降低成本，提升競爭力。此處的存儲單元可為ETOX結(jié)構(gòu)或包括電荷存儲結(jié)構(gòu)與選擇晶體管的兩晶體管(2T)結(jié)構(gòu)，可依客戶需求進(jìn)行單次可編程化(OTP)或多次可編程化(MTP )操作。
[0026]為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實施例，并配合所附附圖作詳細(xì)說明如下。
【專利附圖】

【附圖說明】
[0027]圖1A至IE為依據(jù)本發(fā)明第一實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖；
[0028]圖2A至2E為依據(jù)本發(fā)明第二實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖；
[0029]圖3A至3C為依據(jù)本發(fā)明第三實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖；
[0030]圖4A至4F為依據(jù)本發(fā)明第四實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖；
[0031]圖5A至5F為依據(jù)本發(fā)明第五實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖；
[0032]圖6A至6E為依據(jù)本發(fā)明第六實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖；
[0033]圖7為依據(jù)本發(fā)明第六實施例所繪示的另一半導(dǎo)體結(jié)構(gòu)的剖面示意圖。
[0034]主要元件符號說明
[0035]10、20、30、40、50、60、61、70、71:半導(dǎo)體結(jié)構(gòu)
[0036]100:基底
[0037]100a:晶胞區(qū)
[0038]IOOb:第一周邊區(qū)
[0039]IOOc:第二周邊區(qū)
[0040]102:阱區(qū)
[0041]104:氧化物材料層
[0042]104a、104b、104c、104d、104e:氧化層
[0043]106:導(dǎo)體材料層
[0044]106aU06bU06cU06dU06e:導(dǎo)體層
[0045]108a、108b、108c:淡摻雜區(qū)
[0046]110a、110b、110c、IlOcUl IOe:間隙壁
[0047]112a、112b、112c:摻雜區(qū)
[0048]114:介電材料層
[0049]114a、114b、114c、114d:介電層
[0050]116:導(dǎo)體材料層
[0051]116a、116b、116c、116d:導(dǎo)體層
[0052]118a、118b、118c、118d、118e:間隙壁[0053]120、124:金屬硅化物層
[0054]122、126:導(dǎo)體插塞
[0055]200、300、400、500、600、700:堆疊結(jié)構(gòu)
[0056]200-1:電荷存儲結(jié)構(gòu)
[0057]200-2:選擇晶體管
【具體實施方式】
[0058]第一實施例
[0059]圖1A至圖1E為依據(jù)本發(fā)明第一實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖。
[0060]首先，請參照圖1A，提供一基底100?；?00例如是P型硅基底。阱區(qū)102形成于基底100中。阱區(qū)102例如是P型阱區(qū)。在一實施例中，深阱區(qū)(未繪示)可選擇性地形成在基底100中且位于阱區(qū)102的下方。在此實施例中，基底100具有晶胞區(qū)IOOa與第一周邊區(qū)100b。第一周邊區(qū)IOOb例如是邏輯電路區(qū)。此外，基底100中更形成有多個淺溝槽隔離結(jié)構(gòu)，晶胞區(qū)IOOa與第一周邊區(qū)IOOb可通過淺溝槽隔離結(jié)構(gòu)互相分開。
[0061]接著，在晶胞區(qū)IOOa及第一周邊區(qū)IOOb的基底100上依序形成氧化材料層104及導(dǎo)體材料層106。氧化材料層104的材料例如是氧化硅，且其形成方法包括進(jìn)行熱氧化法。導(dǎo)體材料層106的材料例如是摻雜多晶硅，且其形成方法包括進(jìn)行化學(xué)氣相沉積制作工藝。
[0062]然后，請參照圖1B，進(jìn)行一圖案化步驟，將氧化材料層104及導(dǎo)體材料層106圖案化，以在晶胞區(qū)IOOa的基底100上形成堆疊結(jié)構(gòu)200以及于第一周邊區(qū)IOOb的基底100上形成堆疊結(jié)構(gòu)300。堆疊結(jié)構(gòu)200包括依序配置在基底100上的氧化層104a及導(dǎo)體層106a。堆疊結(jié)構(gòu)300包括依序配置在基底100上的氧化層104b及導(dǎo)體層106b。注意，氧化層104a、104b的材料、厚度均相同，導(dǎo)體層106a、106b的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
[0063]之后，請參照圖1C，在堆疊結(jié)構(gòu)200兩側(cè)的基底100中形成二淡摻雜區(qū)108a以及于堆疊結(jié)構(gòu)300兩側(cè)的基底100中形成二淡摻雜區(qū)108b。淡摻雜區(qū)108a、108b例如是N型淡摻雜區(qū)，且其形成方法包括進(jìn)行離子注入制作工藝。繼之，于堆疊結(jié)構(gòu)200的側(cè)壁上形成間隙壁IlOa以及于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁110b。間隙壁IlOaUlOb的材料例如是氧化硅、氮化硅或氮氧化硅，且其形成方法包括先進(jìn)行化學(xué)氣相沉積制作工藝再進(jìn)行非等向性蝕刻制作工藝。接著，于堆疊結(jié)構(gòu)200的兩側(cè)的基底100中形成二摻雜區(qū)112a以及于堆疊結(jié)構(gòu)300的兩側(cè)的基底100中形成二摻雜區(qū)112b。摻雜區(qū)112a、112b例如是N型摻雜區(qū)，且其形成方法包括進(jìn)行離子注入制作工藝。
[0064]然后，請參照圖1D，于基底100上依序形成介電材料層114及導(dǎo)體材料層116，以覆蓋堆疊結(jié)構(gòu)200、300。在一實施例中，介電材料層114可為單層結(jié)構(gòu)，例如氧化硅層。在另一實施例中，介電材料層114可為多層結(jié)構(gòu)，例如氧化硅-氮化硅-氧化硅(ONO)的復(fù)合層。在圖1D中是以單層結(jié)構(gòu)為例來說明之。介電材料層114的形成方法包括進(jìn)行化學(xué)氣相沉積制作工藝。導(dǎo)體材料層116的材料例如是摻雜多晶硅，且其形成方法包括進(jìn)行化學(xué)氣相沉積制作工藝。[0065]接著，請參照圖1E，進(jìn)行一圖案化步驟，將介電材料層114及導(dǎo)體材料層116圖案化，以于堆疊結(jié)構(gòu)200上形成介電層114a及導(dǎo)體層116a。晶胞區(qū)IOOa中堆疊結(jié)構(gòu)200(其包含氧化層104a及導(dǎo)體層106a)、介電層114a及導(dǎo)體層116a構(gòu)成一電荷存儲結(jié)構(gòu)200_1。氧化層104a可作為柵氧化層。導(dǎo)體層106a可作為浮置柵極。介電層114a可作為柵間介電層。導(dǎo)體層116a可作為控制柵極。此外，當(dāng)?shù)谝恢苓厖^(qū)IOOb例如是邏輯電路區(qū)時，堆疊結(jié)構(gòu)300 (其包括氧化層104b及導(dǎo)體層106b)例如是邏輯晶體管。氧化層104b可作為邏輯晶體管柵氧化層。導(dǎo)體層106b可作為邏輯晶體管柵極。
[0066]在第一實施例的半導(dǎo)體結(jié)構(gòu)10中，晶胞區(qū)IOOa的柵氧化層(即氧化層104a)與浮置柵極(即導(dǎo)體層106a)以及邏輯電路區(qū)(即第一周邊區(qū)100b)的邏輯柵氧化層(即氧化層104b)與邏輯柵極(即導(dǎo)體層106b)可在同一圖案化步驟中完成，以簡化制作工藝步驟、減少成本及增加競爭力。
[0067]在第一實施例中，是以于晶胞區(qū)上僅形成電荷存儲結(jié)構(gòu)為例來說明之，但本發(fā)明并不以此為限。在另一實施例中，也可以在晶胞區(qū)上形成包括電荷存儲結(jié)構(gòu)及選擇晶體管的兩晶體管(2T)結(jié)構(gòu)。將在第二實施例中詳細(xì)說明。
[0068]第二實施例
[0069]圖2A至圖2E為依據(jù)本發(fā)明第二實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖。第二實施例使用與第一實施例相同的元件符號來表示相同或類似的構(gòu)件，這些構(gòu)件的材料與形成方法請參見第一實施例，于此不再贅述。
[0070]首先，請參照圖2A，提供如圖1A的結(jié)構(gòu)。然后，請參照圖2B，進(jìn)行一圖案化步驟，將氧化材料層104及導(dǎo)體材料層106圖案化，以于晶胞區(qū)IOOa的基底100上形成堆疊結(jié)構(gòu)200與堆疊結(jié)構(gòu)400，以及于第一周邊區(qū)IOOb的基底100上形成堆疊結(jié)構(gòu)300。堆疊結(jié)構(gòu)200包括依序配置在基底100上的氧化層104a及導(dǎo)體層106a。堆疊結(jié)構(gòu)300包括依序配置在基底100上的氧化層104b及導(dǎo)體層106b。堆疊結(jié)構(gòu)400包括依序配置在基底100上的氧化層104c及導(dǎo)體層106c。注意，氧化層104a、104b、104c的材料、厚度均相同，導(dǎo)體層106a、106b、106c的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
[0071]之后，請參照圖2C，于堆疊結(jié)構(gòu)200兩側(cè)的基底100中形成至少二淡摻雜區(qū)108a以及于堆疊結(jié)構(gòu)300兩側(cè)的基底100中形成二淡摻雜區(qū)108b。淡摻雜區(qū)108a還形成于堆疊結(jié)構(gòu)400兩側(cè)的基底100中。繼之，于堆疊結(jié)構(gòu)200的側(cè)壁上形成間隙壁110a、于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁110b、以及于堆疊結(jié)構(gòu)400的側(cè)壁上形成間隙壁110c。接著，于堆疊結(jié)構(gòu)200的兩側(cè)的基底100中形成至少二摻雜區(qū)112a以及于堆疊結(jié)構(gòu)300的兩側(cè)的基底100中形成二摻雜區(qū)112b。摻雜區(qū)112a更形成于堆疊結(jié)構(gòu)400兩側(cè)的基底100中。此外，堆疊結(jié)構(gòu)200 (或后續(xù)形成的電荷存儲結(jié)構(gòu)200-1)及堆疊結(jié)構(gòu)400 (即選擇晶體管)共用一個摻雜區(qū)112a。
[0072]然后，請參照圖2D，于基底100上依序形成介電材料層114及導(dǎo)體材料層116，以覆蓋堆疊結(jié)構(gòu)200、300、400。介電材料層114可為單層結(jié)構(gòu)或多層結(jié)構(gòu)。
[0073]接著，請參照圖2E，進(jìn)行一圖案化步驟，將介電材料層114及導(dǎo)體材料層116圖案化，以于堆疊結(jié)構(gòu)200上形成介電層114a及導(dǎo)體層116a。晶胞區(qū)IOOa中堆疊結(jié)構(gòu)200(其包含氧化層104a及導(dǎo)體層106a)、介電層114a及導(dǎo)體層116a構(gòu)成一電荷存儲結(jié)構(gòu)200_1。氧化層104a可作為柵氧化層。導(dǎo)體層106a可作為浮置柵極。介電層114a可作為柵間介電層。導(dǎo)體層116a可作為控制柵極。此外，晶胞區(qū)IOOa中堆疊結(jié)構(gòu)400 (其包含氧化層104c及導(dǎo)體層106c)例如是選擇晶體管。氧化層104c可作為選擇柵氧化層。導(dǎo)體層106c可作為選擇柵極。另外，當(dāng)?shù)谝恢苓厖^(qū)IOOb例如是邏輯電路區(qū)時，堆疊結(jié)構(gòu)300(其包括氧化層104b及導(dǎo)體層106b)例如是邏輯晶體管。氧化層104b可作為邏輯柵氧化層。導(dǎo)體層106b可作為邏輯柵極。
[0074]在第二實施例的半導(dǎo)體結(jié)構(gòu)20中，晶胞區(qū)IOOa的柵氧化層(即氧化層104a)、浮置柵極(即導(dǎo)體層106a)、選擇柵氧化層(即氧化層104c)與選擇柵極(即導(dǎo)體層106c)以及邏輯電路區(qū)(即第一周邊區(qū)100b)的邏輯柵氧化層(即氧化層104b)與邏輯柵極(即導(dǎo)體層106b)可在同一圖案化步驟中完成，以簡化制作工藝步驟、減少成本及增加競爭力。
[0075]在第二實施例中，是以晶胞區(qū)中的電荷存儲結(jié)構(gòu)及選擇晶體管為分開結(jié)構(gòu)為例來說明之，但本發(fā)明并不以此為限。在另一實施例中，晶胞區(qū)中的電荷存儲結(jié)構(gòu)及選擇晶體管也可以為連續(xù)結(jié)構(gòu)。將在第三實施例中詳細(xì)說明。
[0076]第三實施例
[0077]圖3A至圖3C為依據(jù)本發(fā)明第三實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖。第三實施例使用與第一實施例相同的元件符號來表示相同或類似的構(gòu)件，這些構(gòu)件的材料與形成方法請參見第一實施例，于此不再贅述。
[0078]首先，請參照圖3A，提供如圖1B的結(jié)構(gòu)。接著，請參照圖3B，于堆疊結(jié)構(gòu)200兩側(cè)的基底100中形成二淡摻雜區(qū)108a以及于堆疊結(jié)構(gòu)300兩側(cè)的基底100中形成二淡摻雜區(qū)108b。繼之，于堆疊結(jié)構(gòu)200的側(cè)壁上形成間隙壁IlOa以及于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁110b。接著，于堆疊結(jié)構(gòu)200的兩側(cè)的基底100中形成至少二摻雜區(qū)112a以及于堆疊結(jié)構(gòu)300的兩側(cè)的基底100中形成二摻雜區(qū)112b。特別要注意的是，在第三實施例中，一個摻雜區(qū)112a位于緊鄰堆疊結(jié)構(gòu)200的一側(cè)的基底100中(繪示于圖3B的晶胞區(qū)IOOa的右側(cè))，一個摻雜區(qū)112a位于離堆疊結(jié)構(gòu)200 —距離的基底100中(繪示于圖3B的晶胞區(qū)IOOa的左側(cè))，而一個摻雜區(qū)112a可選擇性地配置于上述兩個摻雜區(qū)112a之間且位于緊鄰堆疊結(jié)構(gòu)200的另一側(cè)的基底100中(繪示于圖3B的晶胞區(qū)IOOa的中間處)。然后，于基底100上依序形成介電材料層114及導(dǎo)體材料層116，以覆蓋堆疊結(jié)構(gòu)200、300。
[0079]之后，請參照圖3C，進(jìn)行一圖案化步驟，將介電材料層114及導(dǎo)體材料層116圖案化，以至少于堆疊結(jié)構(gòu)200上形成介電層114a及導(dǎo)體層116a。在此實施例中，介電層114a及導(dǎo)體層116a還沿著堆疊結(jié)構(gòu)200的側(cè)壁延伸至晶胞區(qū)IOOa的堆疊結(jié)構(gòu)200的一側(cè)的基底100上。
[0080]在圖3C中，兩個摻雜區(qū)112a配置于導(dǎo)體層116a兩側(cè)的基底100中，且其中一個摻雜區(qū)112a (繪示于圖3C的晶胞區(qū)IOOa的左側(cè))與導(dǎo)體層116a的邊界切齊但不重疊。然而，本發(fā)明并不以此為限。在另一實施例中，此摻雜區(qū)112a與導(dǎo)體層116a部分重疊。在又一實施例中，此摻雜區(qū)112a與導(dǎo)體層116a的邊界分開且不重疊。此外，一個摻雜區(qū)112a(繪示于圖3B的晶胞區(qū)IOOa的中間處)可選擇性地配置于上述兩個摻雜區(qū)112a之間且位于導(dǎo)體層116a下方的基底100中。
[0081]在此實施例中，晶胞區(qū)IOOa中堆疊結(jié)構(gòu)200(其包含氧化層104a及導(dǎo)體層106a)、堆疊結(jié)構(gòu)200上的介電層114a及導(dǎo)體層116a構(gòu)成一電荷存儲結(jié)構(gòu)200-1。氧化層104a可作為柵氧化層。導(dǎo)體層106a可作為浮置柵極。堆疊結(jié)構(gòu)200上的介電層114a可作為柵間介電層。堆疊結(jié)構(gòu)200上的導(dǎo)體層116a可作為控制柵極。此外，晶胞區(qū)IOOa中堆疊結(jié)構(gòu)200的一側(cè)的基底100上的介電層114a及導(dǎo)體層116a構(gòu)成一選擇晶體管200-2。亦即，選擇晶體管200-2直接位在基底100上。基底100上的介電層114a可作為選擇柵氧化層。基底100上的導(dǎo)體層116a可作為選擇柵極。另外，當(dāng)?shù)谝恢苓厖^(qū)IOOb例如是邏輯電路區(qū)時，堆疊結(jié)構(gòu)300 (其包括氧化層104b及導(dǎo)體層106b)例如是邏輯晶體管。氧化層104b可作為邏輯柵氧化層。導(dǎo)體層106b可作為邏輯柵極。
[0082]在第三實施例的半導(dǎo)體結(jié)構(gòu)30中，晶胞區(qū)IOOa的柵氧化層(即氧化層104a)與浮置柵極(即導(dǎo)體層106a)以及邏輯電路區(qū)(即第一周邊區(qū)100b)的邏輯柵氧化層(即氧化層104b)與邏輯柵極(即導(dǎo)體層106b)可在同一圖案化步驟中完成，以簡化制作工藝步驟、減少成本及增加競爭力。
[0083]此外，晶胞區(qū)IOOa的柵間介電層與選擇柵氧化層(即介電層114a)以及控制柵極與選擇柵極(即導(dǎo)體層116a)也可在同一圖案化步驟中完成。特別要注意的是，在此實施例中，由于部分介電層114a延伸至堆疊結(jié)構(gòu)200的一側(cè)的基底100上且作為選擇柵氧化層，因此介電層114較佳為單層結(jié)構(gòu)。又，此實施例的導(dǎo)體層116a可兼具控制柵極與選擇柵極的功能。換言之，第三實施例的控制柵極與選擇柵極可被一起驅(qū)動。
[0084]在第一至第三實施例中，是以周邊區(qū)為邏輯電路區(qū)為例來說明之，但本發(fā)明并不以此為限。在另一實施例中，周邊區(qū)也可具有邏輯電路區(qū)及電阻器區(qū)。將在第四及第五實施例中詳細(xì)說明。
[0085]第四實施例
[0086]圖4A至圖4F為依據(jù)本發(fā)明第四實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖。第四實施例使用與第一實施例相同的元件符號來表示相同或類似的構(gòu)件，這些構(gòu)件的材料與形成方法請參見第一實施例，于此不再贅述。
[0087]請參照圖4A，提供一基底100。阱區(qū)102形成于基底100中。深阱區(qū)(未繪示)可選擇性地形成在基底100中且位于阱區(qū)102的下方。在此實施例中，基底100具有晶胞區(qū)100a、第一周邊區(qū)IOOb與第二周邊區(qū)100c。第一周邊區(qū)IOOb例如是邏輯電路區(qū)，第二周邊區(qū)IOOc例如是電阻器區(qū)。此外，晶胞區(qū)100a、第一周邊區(qū)IOOb與第二周邊區(qū)IOOc可通過淺溝槽隔離結(jié)構(gòu)互相分開。接著，于晶胞區(qū)100a、第一周邊區(qū)IOOb及第二周邊區(qū)IOOc的基底100上依序形成氧化材料層104及導(dǎo)體材料層106。
[0088]然后，請參照圖4B，進(jìn)行一圖案化步驟，將氧化材料層104及導(dǎo)體材料層106圖案化，以于晶胞區(qū)IOOa的基底100上形成堆疊結(jié)構(gòu)200、于第一周邊區(qū)IOOb的基底100上形成堆疊結(jié)構(gòu)300、以及于第二周邊區(qū)IOOc的基底100上形成堆疊結(jié)構(gòu)500。堆疊結(jié)構(gòu)200包括依序配置在基底100上的氧化層104a及導(dǎo)體層106a。堆疊結(jié)構(gòu)300包括依序配置在基底100上的氧化層104b及導(dǎo)體層106b。堆疊結(jié)構(gòu)500包括依序配置在基底100上的氧化層104d及導(dǎo)體層106d。注意，氧化層104a、104b、104d的材料、厚度均相同，導(dǎo)體層106a、106b、106d的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
[0089]之后，請參照圖4C，于堆疊結(jié)構(gòu)200兩側(cè)的基底100中形成二淡摻雜區(qū)108a以及于堆疊結(jié)構(gòu)300兩側(cè)的基底100中形成二淡摻雜區(qū)108b。在一實施例中，也可以選擇性地在堆疊結(jié)構(gòu)500兩側(cè)的基底100中形成二淡摻雜區(qū)(未繪示)。繼之，于堆疊結(jié)構(gòu)200的側(cè)壁上形成間隙壁110a、于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁110b、以及于堆疊結(jié)構(gòu)500的側(cè)壁上形成間隙壁110d?？稍谙嗤谱鞴に嚥襟E中完成間隙壁110a、110b、110d的制作。接著，于堆疊結(jié)構(gòu)200的兩側(cè)的基底100中形成二摻雜區(qū)112a以及于堆疊結(jié)構(gòu)300的兩側(cè)的基底100中形成二摻雜區(qū)112b。在一實施例中，也可以選擇性地在堆疊結(jié)構(gòu)500兩側(cè)的基底100中形成二摻雜區(qū)(未繪示)。
[0090]然后，請參照圖4D，于基底100上依序形成介電材料層114及導(dǎo)體材料層116，以覆蓋堆疊結(jié)構(gòu)200、300、500。介電材料層114可為單層結(jié)構(gòu)或多層結(jié)構(gòu)。
[0091]接著，請參照圖4E，進(jìn)行一圖案化步驟，將介電材料層114及導(dǎo)體材料層116圖案化，以于堆疊結(jié)構(gòu)200上形成介電層114a及導(dǎo)體層116a以及于堆疊結(jié)構(gòu)500上形成介電層114b及導(dǎo)體層116b。晶胞區(qū)IOOa中堆疊結(jié)構(gòu)200、介電層114a及導(dǎo)體層116a構(gòu)成一電荷存儲結(jié)構(gòu)200-1。此外，當(dāng)?shù)谝恢苓厖^(qū)IOOb例如是邏輯電路區(qū)時，堆疊結(jié)構(gòu)300例如是邏輯晶體管。在此實施例中，介電層114a及導(dǎo)體層116a與堆疊結(jié)構(gòu)200的邊界切齊，而介電層114b及導(dǎo)體層116b曝露出堆疊結(jié)構(gòu)500的部分上表面。
[0092]然后，請參照圖4F，于電荷存儲結(jié)構(gòu)200-1的側(cè)壁上形成間隙壁118a、于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁118b、以及于介電層114b與導(dǎo)體層116b的側(cè)壁上形成間隙壁118c。間隙壁118a、118b、118c的材料例如是氧化硅、氮化硅或氮氧化硅，且其形成方法包括先進(jìn)行化學(xué)氣相沉積制作工藝再進(jìn)行非等向性蝕刻制作工藝。
[0093]之后，于基底100上形成金屬層(未繪示)。金屬層的材料例如是鈷，且其形成方法包括進(jìn)行化學(xué)氣相沉積制作工藝。繼之，進(jìn)行一退火處理，使得部分金屬層與硅反應(yīng)形成金屬娃化物層120。金屬娃化物層120形成于電荷存儲結(jié)構(gòu)200-1的上表面、堆疊結(jié)構(gòu)300的上表面、堆疊結(jié)構(gòu)500的部分上表面、以及導(dǎo)體層116b的上表面。此外,金屬娃化物層120也形成于摻雜區(qū)112a、112b的表面上。金屬娃化物層120的材料包括娃化鈷。繼之,移除未反應(yīng)的金屬層。
[0094]接下來，形成二導(dǎo)體插塞122與堆疊結(jié)構(gòu)500上的金屬硅化物層120電連接。導(dǎo)體插塞122的材料例如是鶴。導(dǎo)體插塞122的形成方法包括于基底上形成一介電層(未繪示)，于介電層中形成二開口，以及于開口中填入導(dǎo)體層。
[0095]特別要注意的是，在第四實施例中，雖然進(jìn)行一硅化鈷制作工藝，但在第二周邊區(qū)IOOc中可形成一未含鈷的電阻器，其有效電阻區(qū)標(biāo)示為A區(qū)。具體言之，在第二周邊區(qū)IOOc的A區(qū)中，導(dǎo)體層106d可視為多晶娃的未含鈷電阻器(polysilicon non-cobaltresistor)。
[0096]在第四實施例的半導(dǎo)體結(jié)構(gòu)40中，晶胞區(qū)IOOa的柵氧化層(即氧化層104a)與浮置柵極(即導(dǎo)體層106a)、邏輯電路區(qū)(即第一周邊區(qū)100b)的邏輯柵氧化層(即氧化層104b)與邏輯柵極(即導(dǎo)體層106b)可在同一圖案化步驟中完成，以簡化制作工藝步驟、減少成本及增加競爭力。
[0097]此外，于形成晶胞區(qū)IOOa的電荷存儲結(jié)構(gòu)200_1的同時，也可在不增加制作工藝步驟的情形下，于電阻器區(qū)(即第二周邊區(qū)100c)上產(chǎn)生多晶硅的未含鈷電阻器供客戶使用，提高產(chǎn)品設(shè)計的彈性。
[0098]第五實施例
[0099]圖5A至圖5F為依據(jù)本發(fā)明第五實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖。第五實施例使用與第四實施例相同的元件符號來表示相同或類似的構(gòu)件，這些構(gòu)件的材料與形成方法請參見第四實施例，于此不再贅述。
[0100]首先，請參照圖5A，提供如圖4A的結(jié)構(gòu)?；?00具有晶胞區(qū)100a、第一周邊區(qū)IOOb與第二周邊區(qū)100c。第一周邊區(qū)IOOb例如是邏輯電路區(qū)，第二周邊區(qū)IOOc例如是電阻器區(qū)。接著，請參照圖5B，進(jìn)行一圖案化步驟，將氧化材料層104及導(dǎo)體材料層106圖案化，以于晶胞區(qū)IOOa的基底100上形成堆疊結(jié)構(gòu)200以及于第一周邊區(qū)IOOb的基底100上形成堆疊結(jié)構(gòu)300。堆疊結(jié)構(gòu)200包括依序配置在基底100上的氧化層104a及導(dǎo)體層106a。堆疊結(jié)構(gòu)300包括依序配置在基底100上的氧化層104a及導(dǎo)體層106a。注意，氧化層104a、104b的材料、厚度均相同，導(dǎo)體層106a、106b的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
[0101]之后，請參照圖5C，于堆疊結(jié)構(gòu)200兩側(cè)的基底100中形成二淡摻雜區(qū)108a以及于堆疊結(jié)構(gòu)300兩側(cè)的基底100中形成二淡摻雜區(qū)108b。繼之，于堆疊結(jié)構(gòu)200的側(cè)壁上形成間隙壁IlOa以及于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁110b。接著，于堆疊結(jié)構(gòu)200的兩側(cè)的基底100中形成二摻雜區(qū)112a以及于堆疊結(jié)構(gòu)300的兩側(cè)的基底100中形成二摻雜區(qū)112b。
[0102]然后，請參照圖5D，于基底100上依序形成介電材料層114及導(dǎo)體材料層116，以覆蓋堆疊結(jié)構(gòu)200、300。介電材料層114可為單層結(jié)構(gòu)或多層結(jié)構(gòu)。
[0103]接著，請參照圖5E，進(jìn)行一圖案化步驟，將介電材料層114及導(dǎo)體材料層116圖案化，以于堆疊結(jié)構(gòu)200上形成介電層114a及導(dǎo)體層116a以及于第二周邊區(qū)IOOc上形成介電層114c及導(dǎo)體層116c。晶胞區(qū)IOOa中堆疊結(jié)構(gòu)200、介電層114a及導(dǎo)體層116a構(gòu)成一電荷存儲結(jié)構(gòu)200-1。此外，當(dāng)?shù)谝恢苓厖^(qū)IOOb例如是邏輯電路區(qū)時，堆疊結(jié)構(gòu)300例如是邏輯晶體管。介電層114c及導(dǎo)體層116c構(gòu)成堆疊結(jié)構(gòu)700。
[0104]然后，請參照圖5F，于電荷存儲結(jié)構(gòu)200-1的側(cè)壁上形成間隙壁118a、于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁118b、以及于堆疊結(jié)構(gòu)700的側(cè)壁上形成間隙壁118d?？梢栽谕恢谱鞴に嚥襟E中完成間隙壁118a、118b、118d的制作。
[0105]之后，至少于電荷存儲結(jié)構(gòu)200-1的上表面、堆疊結(jié)構(gòu)300的上表面、以及堆疊結(jié)構(gòu)700的上表面形成金屬硅化物層124。在此實施例中，金屬硅化物層124更形成于摻雜區(qū)112a、112b的表面上以及第二周邊區(qū)IOOc的堆疊結(jié)構(gòu)700的兩側(cè)的基底100上。
[0106]接下來，形成二導(dǎo)體插塞126與堆疊結(jié)構(gòu)700的兩側(cè)的基底100上的金屬硅化物層124電連接。第五實施例的金屬硅化物層124及導(dǎo)體插塞126的材料與形成方法與第四實施例的金屬硅化物層120及導(dǎo)體插塞122類似，于此不再贅述。
[0107]特別要注意的是，在第五實施例中，雖然進(jìn)行一硅化鈷制作工藝，但在第二周邊區(qū)IOOc中可形成一未含鈷的電阻器，其有效電阻區(qū)標(biāo)示為B區(qū)。具體言之，在第二周邊區(qū)IOOc的B區(qū)中，基底100可視為主動區(qū)的未含鈷電阻器(active area non-cobalt resistor)。
[0108]在第五實施例的半導(dǎo)體結(jié)構(gòu)50中，晶胞區(qū)IOOa的柵氧化層(即氧化層104a)與浮置柵極(即導(dǎo)體層106a)、邏輯電路區(qū)(即第一周邊區(qū)100b)的邏輯柵氧化層(即氧化層104b)與邏輯柵極(即導(dǎo)體層106b)可在同一圖案化步驟中完成，以簡化制作工藝步驟、減少成本及增加競爭力。
[0109]此外，于形成晶胞區(qū)IOOa的電荷存儲結(jié)構(gòu)200-1的同時，也可在不增加制作工藝步驟的情形下，于電阻器區(qū)(即第二周邊區(qū)100c)上產(chǎn)生主動區(qū)的未含鈷電阻器供客戶使用，提高產(chǎn)品設(shè)計的彈性。
[0110]在第四及第五實施例中，是以周邊區(qū)具有邏輯電路區(qū)及電阻器區(qū)為例來說明之，但本發(fā)明并不以此為限。在另一實施例中，周邊區(qū)也可具有邏輯電路區(qū)及電容器區(qū)。將在第六實施例中詳細(xì)說明。
[0111]第六實施例
[0112]圖6A至圖6E為依據(jù)本發(fā)明第六實施例所繪示的半導(dǎo)體結(jié)構(gòu)的制造方法的剖面示意圖。第六實施例使用與第一實施例相同的元件符號來表示相同或類似的構(gòu)件，這些構(gòu)件的材料與形成方法請參見第一實施例，于此不再贅述。
[0113]請參照圖6A，提供一基底100。阱區(qū)102形成于基底100中。深阱區(qū)(未繪示)可選擇性地形成在基底100中且位于阱區(qū)102的下方。在此實施例中，基底100具有晶胞區(qū)100a、第一周邊區(qū)IOOb與第二周邊區(qū)100c。第一周邊區(qū)IOOb例如是邏輯電路區(qū)，第二周邊區(qū)IOOc例如是電容器區(qū)。此外，晶胞區(qū)100a、第一周邊區(qū)IOOb與第二周邊區(qū)IOOc可通過淺溝槽隔離結(jié)構(gòu)互相分開。接著，于晶胞區(qū)100a、第一周邊區(qū)IOOb及第二周邊區(qū)IOOc的基底100上依序形成氧化材料層104及導(dǎo)體材料層106。
[0114]然后，請參照圖6B，進(jìn)行一圖案化步驟，將氧化材料層104及導(dǎo)體材料層106圖案化，以于晶胞區(qū)IOOa的基底100上形成堆疊結(jié)構(gòu)200、于第一周邊區(qū)IOOb的基底100上形成堆疊結(jié)構(gòu)300、以及于第二周邊區(qū)IOOc的基底100上形成堆疊結(jié)構(gòu)600。堆疊結(jié)構(gòu)200包括依序配置在基底100上的氧化層104a及導(dǎo)體層106a。堆疊結(jié)構(gòu)300包括依序配置在基底100上的氧化層104b及導(dǎo)體層106b。堆疊結(jié)構(gòu)600包括依序配置在基底100上的氧化層104e及導(dǎo)體層106e。注意，氧化層104a、104b、104e的材料、厚度均相同，導(dǎo)體層106a、106b、106e的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
[0115]之后，請參照圖6C，于堆疊結(jié)構(gòu)200兩側(cè)的基底100中形成淡摻雜區(qū)108a以及于堆疊結(jié)構(gòu)300兩側(cè)的基底100中形成淡摻雜區(qū)108b。繼之，于堆疊結(jié)構(gòu)200的側(cè)壁上形成間隙壁110a、于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁110b、以及于堆疊結(jié)構(gòu)600的側(cè)壁上形成間隙壁110e。可以在同一制作工藝步驟中完成間隙壁110a、110b、IlOe的制作。接著，于堆疊結(jié)構(gòu)200的兩側(cè)的基底100中形成二摻雜區(qū)112a以及于堆疊結(jié)構(gòu)300的兩側(cè)的基底100中形成二摻雜區(qū)112b。
[0116]然后，請參照圖6D，于基底100上依序形成介電材料層114及導(dǎo)體材料層116，以覆蓋堆疊結(jié)構(gòu)200、300、600。介電材料層114可為單層結(jié)構(gòu)或多層結(jié)構(gòu)。
[0117]接著，請參照圖6E，進(jìn)行一圖案化步驟，將介電材料層114及導(dǎo)體材料層116圖案化，以于堆疊結(jié)構(gòu)200上形成介電層114a及導(dǎo)體層116a以及于堆疊結(jié)構(gòu)600上形成介電層114d及導(dǎo)體層116d。在此實施例中，介電層114a及導(dǎo)體層116a與堆疊結(jié)構(gòu)200的側(cè)壁切齊，而介電層114d及導(dǎo)體層116d與堆疊結(jié)構(gòu)600的側(cè)壁切齊。晶胞區(qū)IOOa中堆疊結(jié)構(gòu)200、介電層114a及導(dǎo)體層116a構(gòu)成一電荷存儲結(jié)構(gòu)200-1。此外，當(dāng)?shù)谝恢苓厖^(qū)IOOb例如是邏輯電路區(qū)時，堆疊結(jié)構(gòu)300例如是邏輯晶體管。另外，當(dāng)?shù)诙苓厖^(qū)IOOc例如是電容器區(qū)時，堆疊結(jié)構(gòu)600、介電層114d及導(dǎo)體層116d構(gòu)成一電容器。之后，于電荷存儲結(jié)構(gòu)200-1的側(cè)壁上形成間隙壁118a、于堆疊結(jié)構(gòu)300的側(cè)壁上形成間隙壁118b、以及于介電層114d與導(dǎo)體層116d的側(cè)壁上形成間隙壁118e。可以在同一制作工藝步驟中完成間隙壁 118a、118b、118e 的制作。[0118]在另一實施例中，于形成淡摻雜區(qū)108a、108b的步驟中，也可以同時于堆疊結(jié)構(gòu)600兩側(cè)的基底100中形成二淡摻雜區(qū)108c。此外，于形成摻雜區(qū)112a、112b的步驟中，也可以同時于堆疊結(jié)構(gòu)600兩側(cè)的基底100中形成二摻雜區(qū)112c。在此情況下，形成如圖7所示的半導(dǎo)體結(jié)構(gòu)61。
[0119]特別要注意的是，在第六實施例中，堆疊結(jié)構(gòu)600 (其包含氧化層104e及導(dǎo)體層106e)、介電層114d及導(dǎo)體層116d構(gòu)成的電容器在不同的操作條件下，可視為單一電容器或兩個電容器的并聯(lián)。在一實施例中，當(dāng)導(dǎo)體層106e及導(dǎo)體層116d分別作為下電極、上電極時，導(dǎo)體層106e、介電層114d及導(dǎo)體層116d構(gòu)成一多晶娃-絕緣體-多晶娃電容器(PIP capacitor)。在另一實施例中，例如施加正電壓于導(dǎo)體層116d與基底100，以及施加負(fù)電壓于導(dǎo)體層106e時,則基底100、氧化層104e及導(dǎo)體層106e構(gòu)成一金氧半電容器(MOScapacitor)，且此MOS電容器與上述的PIP電容器并聯(lián)之。
[0120]在第六實施例的半導(dǎo)體結(jié)構(gòu)60、61中，晶胞區(qū)IOOa的柵氧化層(即氧化層104a)與浮置柵極(即導(dǎo)體層106a)、邏輯電路區(qū)(即第一周邊區(qū)100b)的邏輯柵氧化層(即氧化層104b)與邏輯柵極(即導(dǎo)體層106b)可在同一圖案化步驟中完成，以簡化制作工藝步驟、減少成本及增加競爭力。
[0121]此外，于形成晶胞區(qū)IOOa的電荷存儲結(jié)構(gòu)200-1的同時，也可在不增加制作工藝步驟的情形下，于電容器區(qū)(即第二周邊區(qū)100c)上產(chǎn)生電容器供客戶使用，提高產(chǎn)品設(shè)計的彈性。
[0122]在第四至第六實施例中，是以于晶胞區(qū)上僅形成電荷存儲結(jié)構(gòu)為例來說明之，但本發(fā)明并不以此為限。在另一實施例中，也可以在晶胞區(qū)上形成包括電荷存儲結(jié)構(gòu)及選擇晶體管的兩晶體管(2T)結(jié)構(gòu)。亦即，第四至第六實施例中的周邊元件可與第二及第三實施例中的兩晶體管(2T)結(jié)構(gòu)視設(shè)計需求而作任意組合。
[0123]綜上所述，本發(fā)明可以利用現(xiàn)有的制作工藝輕易地將存儲單元與周邊邏輯元件、電阻器或電容器整合在一起。此處的存儲單元可為ETOX結(jié)構(gòu)或包括電荷存儲結(jié)構(gòu)與選擇晶體管的兩晶體管(2T)結(jié)構(gòu)，可依客戶需求進(jìn)行單次可編程化(OTP)或多次可編程化(MTP)操作。此外，與現(xiàn)有的復(fù)雜制作工藝相比，本發(fā)明的方法可在制造存儲單元的過程中，同時形成周邊邏輯元件、電阻器或電容器中的至少一個，因此能大幅降低成本，提升競爭力。
[0124]雖然結(jié)合以上實施例揭露了本發(fā)明，然而其并非用以限定本發(fā)明，任何所屬【技術(shù)領(lǐng)域】中熟悉此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動與潤飾，故本發(fā)明的保護(hù)范圍應(yīng)以附上的權(quán)利要求所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括: 提供一基底，該基底具有晶胞區(qū)及邏輯電路區(qū)； 在該晶胞區(qū)及該邏輯電路區(qū)的該基底上依序形成一氧化材料層及一第一導(dǎo)體材料層； 進(jìn)行一圖案化步驟，以在該晶胞區(qū)的該基底上形成一第一堆疊結(jié)構(gòu)以及在該邏輯電路區(qū)的該基底上形成一第二堆疊結(jié)構(gòu)； 在該第一堆疊結(jié)構(gòu)的側(cè)壁上形成一第一間隙壁以及于該第二堆疊結(jié)構(gòu)的側(cè)壁上形成一第二間隙壁； 在該第一堆疊結(jié)構(gòu)兩側(cè)的該基底中形成至少二第一摻雜區(qū)以及于該第二堆疊結(jié)構(gòu)兩側(cè)的該基底中形成二第二摻雜區(qū)；以及 至少于該第一堆疊結(jié)構(gòu)上形成一介電層及一第二導(dǎo)體層，其中該晶胞區(qū)中的該第一堆疊結(jié)構(gòu)、該介電層及該第二導(dǎo)體層構(gòu)成一電荷存儲結(jié)構(gòu)，且該第二堆疊結(jié)構(gòu)為一邏輯晶體管。
2.如權(quán)利要求1所述 的半導(dǎo)體結(jié)構(gòu)的制造方法，其中于進(jìn)行該圖案化步驟的步驟中，同時于該基底的該晶胞區(qū)的該第一堆疊結(jié)構(gòu)的一側(cè)形成一選擇晶體管， 其中于形成該第一間隙壁及該第二間隙壁的步驟中，同時于該選擇晶體管的側(cè)壁上形成一第三間隙壁，以及 其中該些第一摻雜區(qū)還形成于該選擇晶體管兩側(cè)的該基底中，該電荷存儲結(jié)構(gòu)與該選擇晶體管共用一個第一摻雜區(qū)。
3.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該介電層為單層結(jié)構(gòu)或多層結(jié)構(gòu)。
4.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該介電層及該第二導(dǎo)體層還沿著該第一堆疊結(jié)構(gòu)的側(cè)壁延伸至該晶胞區(qū)的該第一堆疊結(jié)構(gòu)的一側(cè)的該基底上，且 其中該些第一摻雜區(qū)配置于該第二導(dǎo)體層兩側(cè)的該基底中。
5.如權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該介電層為單層結(jié)構(gòu)。
6.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該基底還具有一電阻器區(qū)。
7.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中在進(jìn)行該圖案化步驟的步驟中，同時在該電阻器區(qū)的該基底上形成一第三堆疊結(jié)構(gòu)， 其中在形成該第一間隙壁及該第二間隙壁的步驟中，同時在該第三堆疊結(jié)構(gòu)的側(cè)壁上形成一第三間隙壁，且 其中該介電層與該第二導(dǎo)體層還形成于該第三堆疊結(jié)構(gòu)上且曝露出該第三堆疊結(jié)構(gòu)的部分上表面。
8.如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括在該電荷存儲結(jié)構(gòu)的側(cè)壁上形成一第四間隙壁、在該第二堆疊結(jié)構(gòu)的側(cè)壁上形成一第五間隙壁、以及在該第三堆疊結(jié)構(gòu)上的該介電層與該第二導(dǎo)體層的側(cè)壁上形成一第六間隙壁；以及 至少于該電荷存儲結(jié)構(gòu)的上表面、該第二堆疊結(jié)構(gòu)的上表面、該第三堆疊結(jié)構(gòu)的部分上表面、以及該第三堆疊結(jié)構(gòu)上的該第二導(dǎo)體層的上表面上形成一金屬娃化物層。
9.如權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該金屬硅化物層的材料包括硅化鈷。
10.如權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括形成兩個導(dǎo)體插塞與該第三堆疊結(jié)構(gòu)上的該金屬硅化物層電連接。
11.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該介電層與該第二導(dǎo)體層還于該電阻器區(qū)的該基底上形成一第三堆疊結(jié)構(gòu)。
12.如權(quán)利要求11所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括在該電荷存儲結(jié)構(gòu)的側(cè)壁上形成一第三間隙壁、在該第二堆疊結(jié)構(gòu)的側(cè)壁上形成一第四間隙壁、以及在該第三堆疊結(jié)構(gòu)的側(cè)壁上形成一第五間隙壁；以及 至少在該電荷存儲結(jié)構(gòu)的上表面、該第二堆疊結(jié)構(gòu)的上表面、以及該第三堆疊結(jié)構(gòu)的上表面上形成一金屬娃化物層。
13.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該金屬硅化物層的材料包括硅化鈷。
14.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該金屬硅化物層還形成于該第三堆疊結(jié)構(gòu)的兩側(cè)的該基底上。
15.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括形成兩個導(dǎo)體插塞與該第三堆疊結(jié)構(gòu)的兩側(cè)的該基底上的該金屬硅化物層電連接。
16.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該基底還具有電容器區(qū)。
17.如權(quán)利要求16所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中于進(jìn)行該圖案化步驟的步驟中，同時于該電容器區(qū)的該基底上形成一第三堆疊結(jié)構(gòu)， 其中于形成該第一間隙壁及該第二間隙壁的步驟中，同時于該第三堆疊結(jié)構(gòu)的側(cè)壁上形成一第三間隙壁，且 其中該介電層與該第二導(dǎo)體層還形成于該第三堆疊結(jié)構(gòu)上，該介電層以及該第二導(dǎo)體層的側(cè)壁與該第三堆疊結(jié)構(gòu)的側(cè)壁切齊，且該電容器區(qū)中的該第三堆疊結(jié)構(gòu)、該介電層及該第二導(dǎo)體層構(gòu)成一電容器。
18.如權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括在該電荷存儲結(jié)構(gòu)的側(cè)壁上形成一第四間隙壁、在該第二堆疊結(jié)構(gòu)的側(cè)壁上形成一第五間隙壁、以及于該電容器的側(cè)壁上形成一第六間隙壁。
19.如權(quán)利要求18所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中在形成該些第一摻雜區(qū)及該些第二摻雜區(qū)的步驟中，同時在該電容器兩側(cè)的該基底中形成二第三摻雜區(qū)。
【文檔編號】H01L21/8247GK103579121SQ201210273265
【公開日】2014年2月12日 申請日期:2012年8月2日 優(yōu)先權(quán)日:2012年7月18日
【發(fā)明者】徐震球, 賴東明, 薛凱安, 黃銘德 申請人:鉅晶電子股份有限公司