半導(dǎo)體結(jié)構(gòu)的形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制作領(lǐng)域技術(shù)，特別涉及一種半導(dǎo)體結(jié)構(gòu)的形成方法。
【背景技術(shù)】
[0002]集成電路尤其超大規(guī)模集成電路的主要半導(dǎo)體器件是金屬-氧化物-半導(dǎo)體場效應(yīng)管(M0S晶體管)。隨著集成電路制作技術(shù)的不斷發(fā)展，半導(dǎo)體器件技術(shù)節(jié)點不斷減小，半導(dǎo)體器件的幾何尺寸遵循摩爾定律不斷縮小。當(dāng)半導(dǎo)體器件尺寸減小到一定程度時，各種因物理極限所帶來的二級效應(yīng)相繼出現(xiàn)，半導(dǎo)體器件的特征尺寸按比例縮小變得越來越困難。其中，在半導(dǎo)體制作領(lǐng)域中，最具挑戰(zhàn)性的是如何解決半導(dǎo)體器件漏電流大的問題。
[0003]半導(dǎo)體器件的漏電流大，主要是由傳統(tǒng)柵介質(zhì)層厚度不斷減小所引起的。當(dāng)前提出的解決方法是，采用高k柵介質(zhì)材料代替?zhèn)鹘y(tǒng)的二氧化硅柵介質(zhì)材料，并使用金屬作為柵電極，以避免高k材料與傳統(tǒng)柵電極材料發(fā)生費米能級釘扎效應(yīng)以及硼滲透效應(yīng)。高k金屬柵的引入，減小了半導(dǎo)體器件的漏電流。
[0004]盡管高k金屬柵極的引入一定程度上能夠減小半導(dǎo)體器件的漏電流，但是，由于半導(dǎo)體器件的形成工藝難以控制，形成的半導(dǎo)體器件漏電流大以及可靠性差的問題仍然存在。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是如何形成厚度較薄且質(zhì)量高的界面層，從而提高半導(dǎo)體結(jié)構(gòu)的電學(xué)性能以及可靠性。
[0006]為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括:提供襯底；
[0007]在所述襯底表面形成阻擋層，所述阻擋層內(nèi)化學(xué)鍵能大于襯底內(nèi)化學(xué)鍵鍵能；對所述表面具有阻擋層的襯底進(jìn)行氧化處理，在所述襯底表面形成界面層，所述界面層位于襯底和阻擋層之間；刻蝕去除所述阻擋層，暴露出界面層表面。
[0008]可選的，所述氧化處理的氧化溫度為900度至1200度。
[0009]可選的，采用快速熱氧化、爐內(nèi)熱氧化、臭氧氧化或原位現(xiàn)場水汽生成氧化進(jìn)行所述氧化處理。
[0010]可選的，所述氧化處理中的氧經(jīng)過阻擋層擴(kuò)散到達(dá)襯底表面。
[0011]可選的，所述快速熱氧化工藝的工藝參數(shù)為:氧化溫度為900度至1200度，在含氧氛圍下進(jìn)行，所述含氧氛圍為02，02流量為200sccm至20000sccm,氧化時長為10秒至120秒。
[0012]可選的，所述界面層的材料為氧化硅。
[0013]可選的，所述界面層的厚度為1埃至50埃。
[0014]可選的，所述阻擋層的材料為SiN、Ge02、Hf02或A1202。
[0015]可選的，采用原子層沉積工藝、化學(xué)氣相沉積工藝或爐內(nèi)熱反應(yīng)工藝形成所述阻擋層。
[0016]可選的，所述阻擋層的材料為SiN時，采用原子層沉積工藝形成所述阻擋層的工藝參數(shù)為:反應(yīng)氣體包括硅源氣體和氮源氣體，其中，硅源氣體為3化4或SiH2Cl2，氮源氣體為NH3,娃源氣體流量為20sccm至2000sccm,氮源氣體流量為20sccm至2000sccm,反應(yīng)腔室溫度為300度至500度，反應(yīng)腔室壓強(qiáng)為0.2托至50托。
[0017]可選的，所述阻擋層的厚度為3埃至300埃。
[0018]可選的，刻蝕工藝對所述阻擋層的刻蝕速率大于對界面層的刻蝕速率。
[0019]可選的，還包括步驟:在所述界面層表面依次形成柵介質(zhì)膜以及位于柵介質(zhì)膜表面的犧牲膜；圖形化所述犧牲膜以及柵介質(zhì)膜，在所述襯底表面形成偽柵極結(jié)構(gòu)，所述偽柵極結(jié)構(gòu)包括:位于襯底表面的界面層、位于界面層表面的柵介質(zhì)層、位于柵介質(zhì)層表面的犧牲層；在所述偽柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)形成摻雜區(qū)；在所述襯底表面形成層間介質(zhì)層，且所述層間介質(zhì)層頂部與偽柵極結(jié)構(gòu)頂部齊平；刻蝕去除所述犧牲層形成凹槽；形成填充滿所述凹槽的柵電極層，所述柵電極層、柵介質(zhì)層以及界面層構(gòu)成柵極結(jié)構(gòu)。
[0020]可選的，還包括步驟:在所述界面層表面依次形成柵介質(zhì)膜以及位于柵介質(zhì)膜表面的柵電極膜；圖形化所述柵電極膜以及柵介質(zhì)膜，在所述襯底表面形成柵極結(jié)構(gòu)，所述柵結(jié)構(gòu)包括:位于襯底表面的界面層、位于界面層表面的柵介質(zhì)層、位于柵介質(zhì)層表面的柵電極層；在所述柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)形成摻雜區(qū)；在所述襯底表面形成層間介質(zhì)層，且所述層間介質(zhì)層頂部與柵極結(jié)構(gòu)頂部齊平。
[0021]可選的，所述柵介質(zhì)層的材料為相對介電常數(shù)大于氧化硅的相對介電常數(shù)的材料。
[0022]可選的，所述柵介質(zhì)層的材料為Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、Zr02 或A1203o
[0023]可選的，所述柵電極層為單層結(jié)構(gòu)或疊層結(jié)構(gòu)，所述柵電極層為單層結(jié)構(gòu)時，所述柵電極層為位于柵介質(zhì)層表面的金屬體層；所述柵電極層為疊層結(jié)構(gòu)時，所述柵電極層包括:位于柵介質(zhì)層表面的擴(kuò)散阻擋層、位于擴(kuò)散阻擋層表面的功函數(shù)層、以及位于功函數(shù)層表面的金屬體層。
[0024]可選的，所述擴(kuò)散阻擋層和功函數(shù)層的材料為TiN、TaN、TiAIN、TaAIN、TaSiN或TiSiNo
[0025]可選的，所述金屬體層的材料為Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC、TaSiN、W、WN 或 WSi。
[0026]可選的，所述犧牲層的材料為多晶硅或摻雜的多晶硅。
[0027]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0028]本發(fā)明實施例中在襯底表面形成界面層之前，在襯底表面形成阻擋層；對所述表面具有阻擋層的襯底進(jìn)行氧化處理，在襯底表面形成界面層，所述界面層位于襯底和阻擋層之間。由于阻擋層內(nèi)化學(xué)鍵鍵能大于襯底內(nèi)化學(xué)鍵鍵能，所述氧化處理對襯底表面的氧化速率遠(yuǎn)大于對阻擋層的氧化速率，所述氧化處理對阻擋層幾乎不會造成氧化，且氧化處理中的氧經(jīng)由阻擋層后才擴(kuò)散至襯底表面，大大的降低了氧化處理中氧與襯底表面接觸的速率；由于與現(xiàn)有技術(shù)相比，氧化處理中的氧與襯底表面接觸的速率降低了，因此本發(fā)明實施例中氧化處理的氧化溫度可以比現(xiàn)有技術(shù)的氧化溫度更高，從而提高了形成的界面層的性能，例如，界面層的致密性得到提高，界面層與襯底之間的界面性能好，減小了界面缺陷，從而防止半導(dǎo)體結(jié)構(gòu)中產(chǎn)生漏電流，提高半導(dǎo)體結(jié)構(gòu)的電學(xué)性能以及可靠性。
[0029]進(jìn)一步，所述氧化處理的氧化溫度為900度至1200度，在900度至1200度的高溫下進(jìn)行氧化處理時，能顯著的提高形成的界面層的質(zhì)量。
[0030]更進(jìn)一步，若阻擋層的厚度過薄，形成阻擋層的工藝難度大且不易形成厚度均勻性高的阻擋層，且氧化處理中的氧與襯底表面接觸的速率仍較大；若阻擋層的厚度過厚，氧化處理中的氧較難擴(kuò)散通過所阻擋層，到達(dá)襯底表面的氧含量過少。因此本實施例中所述阻擋層的厚度為3埃至300埃，提高阻擋層厚度均勻性，且使氧化處理中的氧的擴(kuò)散路徑長度適中，進(jìn)一步提高形成的界面層的質(zhì)量，進(jìn)一步提高半導(dǎo)體結(jié)構(gòu)的電學(xué)性能以及可靠性。
【附圖說明】
[0031]圖1至圖9為本發(fā)明一實施例提供的半導(dǎo)體結(jié)構(gòu)形成過程的剖面結(jié)構(gòu)示意圖；
[0032]圖10至圖13為本發(fā)明另一實施例提供的半導(dǎo)體結(jié)構(gòu)形成過程的剖面結(jié)構(gòu)示意圖。
【具體實施方式】
[0033]由【背景技術(shù)】可知，現(xiàn)有技術(shù)形成的半導(dǎo)體器件存在漏電流大、可靠性差的問題。
[0034]針對半導(dǎo)體器件的形成方法進(jìn)行研究發(fā)現(xiàn)，為了解決半導(dǎo)體器件中存在漏電流的問題，采用高k柵介質(zhì)層替代傳統(tǒng)的柵介質(zhì)層，其中，高k柵介質(zhì)層的材料為相對介電常數(shù)大于Si02相對介電常數(shù)的材料，傳統(tǒng)的柵介質(zhì)層的材料為Si02?？紤]到高k柵介質(zhì)層與襯底之間會產(chǎn)生界面態(tài)，所述界面態(tài)會引發(fā)費米釘扎效應(yīng)(Fermi Pinning Effect),因此通常在襯底和高k柵介質(zhì)層之間形成界面層(IL Layer, Interface Layer),以避免產(chǎn)生費米釘扎效應(yīng)。
[0035]為了提高襯底與界面層之間的界面性能，盡可能的減少襯底與界面層之間的缺陷，通常采用熱氧化工藝氧化部分厚度的襯底以形成界面層。若形成的界面層的厚度過厚，則不利于減小半導(dǎo)體器件的等效柵介質(zhì)層厚度，因此界面層的厚度較薄，例如，形成的界面層的厚度為5埃至20埃。當(dāng)在襯底表面形成的界面層厚度較薄時，熱氧化工藝的氧化速率難以控制，為此采用氧化溫度較低的熱氧化工藝來氧化襯底以形成界面層，所述氧化溫度為600度左右，例如550度、600度或650度。
[0036]然而，當(dāng)熱氧化工藝的氧化溫度較低時，會嚴(yán)重影響形成的界面層的質(zhì)量，例如，界面層的致密性變差，界面層與襯底之間的界面性能較差，使得界面層與襯底之間具有界面缺陷。界面層的質(zhì)量差是導(dǎo)致半導(dǎo)體結(jié)構(gòu)中出現(xiàn)漏電流以及可靠性變差的主要原因之
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[0037]為此，本發(fā)明提供一種半