專利名稱：應(yīng)變硅納米線pmosfet的制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體領(lǐng)域，涉及ー種硅納米線PMOSFET的制備方法，尤其涉及ー種應(yīng)變硅納米線PMOSFET的制備方法。
背景技術(shù)：
當(dāng)前，在先進(jìn)的半導(dǎo)體器件制造中引入應(yīng)變工程非常普遍。在通過應(yīng)變工程所制造的半導(dǎo)體器件中，對于溝道方向?yàn)椤?10〉的M0SFET，當(dāng)溝道方向具有張應(yīng)カ時，可以有效增大NM0SFET的電流驅(qū)動能力，而當(dāng)溝道方向具有壓應(yīng)カ時，可以有效增大PMOSFET的電流驅(qū)動能力。
同樣道理，對于最先進(jìn)的半導(dǎo)體納米線場效應(yīng)晶體管(Nanowire Field EffectTransistor, NWFET)，如果在其納米線長度方向(即溝道方向)引入應(yīng)變工程，也將大大增大NWFET的電流驅(qū)動能力。如在針對<110>NW nFET中引入應(yīng)カエ程后(采用應(yīng)カ記憶技術(shù)，SMT),電流驅(qū)動能力增大了 58% (Masumi Saitoh, ((Understanding of Short-ChannelMobility in Tri-Gate Nanowire MOSFETs and Enhanced Stress MemorizationTechnique for Performance Improvement》 ，IEDM，2010)o美國專利(公開號US 2011/0104860 Al)公開了ー種內(nèi)建應(yīng)カ半導(dǎo)體納米線制備方法，它基于具有埋氧層的半導(dǎo)體襯底(如SOI襯底)，在半導(dǎo)體納米線制備完成后，沉積ー層張應(yīng)變薄膜層，如應(yīng)變氮化硅層。在后續(xù)將柵極區(qū)域的應(yīng)變薄膜刻蝕以后，由于兩邊源漏區(qū)域的應(yīng)變薄膜的張力作用，使得柵極區(qū)域(即溝道區(qū)域)的半導(dǎo)體納米線具有壓應(yīng)力。在柵極エ藝完成后，這種半導(dǎo)體納米線長度方向(即NWFET溝道方向)的壓應(yīng)カ就被固定在半導(dǎo)體納米線中，后續(xù)張應(yīng)變薄膜層去除后也不會使這種壓應(yīng)カ消失。該方法具有以下兩個缺點(diǎn)
該結(jié)構(gòu)的半導(dǎo)體納米線是與半導(dǎo)體兩個相對的襯墊相連，而半導(dǎo)體兩個襯墊又與絕緣基底相連，在其エ藝制備過程有ー個步驟是，包裹在半導(dǎo)體納米線上的張應(yīng)變薄膜被刻蝕掉而只保留包裹在半導(dǎo)體兩個襯墊上的張應(yīng)變薄膜，這時，受兩邊張應(yīng)力作用，半導(dǎo)體納米線所受到的力其實(shí)不是在水平方向的，而是在水平方向上再向上一定角度的反向壓應(yīng)力。當(dāng)半導(dǎo)體納米線足夠細(xì)時，這種不在水平方向的反向壓應(yīng)カ可能會造成半導(dǎo)體納米線中間部位發(fā)生錯位，甚至斷裂。并且，應(yīng)變薄膜層在柵極制備完畢后需要去除，這其實(shí)是ー種應(yīng)カ記憶技術(shù)(SMT，Stress Memorized Technology),其產(chǎn)生的半導(dǎo)體納米線溝道應(yīng)カ只能到達(dá)O. 3GPa,無法使P-NWFET的Ion較大的増大。

發(fā)明內(nèi)容
鑒于上述的現(xiàn)有技術(shù)中的問題，本發(fā)明所要解決的技術(shù)問題是現(xiàn)有的技術(shù)中缺乏穩(wěn)定有效的應(yīng)變硅納米線PMOSFET的制備方法。本發(fā)明提供的ー種應(yīng)變硅納米線PMOSFET的制備方法，包括以下步驟步驟1，提供SOI硅片，包括硅襯底、硅襯底上的埋氧層和埋氧層上的頂層硅；
步驟2，定義硅納米線場效應(yīng)晶體管區(qū)域，并在頂層硅和埋氧層之間形成空洞層，在空洞層上方的頂層硅上制備出硅納米線；
步驟3，沉淀無定形碳，并填充頂層硅下方的空洞層；
步驟4，刻蝕柵極區(qū)域的無定形碳，直至露出埋氧層；
步驟5，進(jìn)行柵氧エ藝制備柵氧層，并沉積柵極材料；
步驟6，去除無定形碳；
步驟7，沉積絕緣介質(zhì)材料，并填充頂層硅下方的空洞層，刻蝕形成柵極側(cè)墻；
步驟8，刻蝕源漏襯墊區(qū)域的頂層硅，在源漏極區(qū)域生長鍺硅層，同時進(jìn)行源漏區(qū)域原 位摻雜；
步驟9，進(jìn)行金屬硅合金工藝，及接觸孔エ藝，將源、漏、柵極引出。在本發(fā)明的ー個較佳實(shí)施方式中，所述步驟I中的埋氧層的厚度為l(Tl000nm，頂層硅厚度為l(T200nm。在本發(fā)明的另ー較佳實(shí)施方式中，所述步驟I中還包括通過離子注入或所述頂層硅中原始含有雜質(zhì)離子，作為后續(xù)器件的溝道摻雜離子。在本發(fā)明的另ー較佳實(shí)施方式中，所述步驟2中通過光刻和刻蝕形成硅納米線場效應(yīng)晶體管區(qū)域，并直至刻蝕掉部分埋氧層。在本發(fā)明的另ー較佳實(shí)施方式中，所述步驟2中采用濕法刻蝕去除部分埋氧層，形成空洞層。在本發(fā)明的另ー較佳實(shí)施方式中，所述步驟2中通過熱氧化工藝和濕法刻蝕エ藝，制備出空洞層上方的頂層硅上的硅納米線。在本發(fā)明的另ー較佳實(shí)施方式中，所述硅納米線的截面形狀為圓形，橫向跑道形或縱向跑道形。在本發(fā)明的另ー較佳實(shí)施方式中，所述步驟4中通過光刻或選擇性刻蝕將柵極區(qū)域刻蝕出來，并直至埋氧層。在本發(fā)明的另ー較佳實(shí)施方式中，所述步驟5中的柵極材料為金屬柵極材料。在本發(fā)明的另ー較佳實(shí)施方式中，所述步驟8中通過自對準(zhǔn)選擇性刻蝕源漏襯墊區(qū)域的頂層硅，并保留底部的部分頂層硅，作為生長鍺硅層的籽晶層。本發(fā)明采用了 e-SiGe技術(shù)應(yīng)用于P-SiNWFET中，增大了 P-SiNWFET中硅納米線源漏方向的壓應(yīng)カ，從而有效增大P-SiNWFET的電流驅(qū)動能力。


圖I是本發(fā)明的實(shí)施例的SOI硅片的結(jié)構(gòu)示意 圖2a是本發(fā)明的實(shí)施例定義出硅納米線場效應(yīng)晶體管區(qū)域的結(jié)構(gòu)俯視 圖2b是本發(fā)明的實(shí)施例定義出硅納米線場效應(yīng)晶體管區(qū)域的結(jié)構(gòu)示意 圖3是本發(fā)明的實(shí)施例形成空洞層的結(jié)構(gòu)示意 圖4a是本發(fā)明的實(shí)施例形成硅納米線的結(jié)構(gòu)俯視 圖4b是本發(fā)明的實(shí)施例形成硅納米線的結(jié)構(gòu)示意 圖5是本發(fā)明的實(shí)施例形成柵極層的結(jié)構(gòu)示意圖；圖6是本發(fā)明的實(shí)施例形成柵極側(cè)墻的結(jié)構(gòu)示意 圖7是本發(fā)明的實(shí)施例刻蝕部分頂層硅后的結(jié)構(gòu)示意 圖8是本發(fā)明的實(shí)施例生長鍺硅層后的結(jié)構(gòu)示意圖。
具體實(shí)施例方式以下將結(jié)合附圖對本發(fā)明做具體闡釋。本發(fā)明的實(shí)施例的應(yīng)變硅納米線PMOSFET的制備方法，包括以下步驟
步驟I，提供如圖I所示的SOI硅片，包括硅襯底I、硅襯底I上的埋氧層2和埋氧層2上的頂層硅3 ;優(yōu)選地，埋氧層2厚度為l(Tl000nm，頂層硅3厚度為l(T200nm。并優(yōu)選通過離子注入或者頂層硅層中原始包括雜質(zhì)離子，作為后續(xù)NWFET的溝道摻雜離子。步驟2，定義硅納米線場效應(yīng)晶體管區(qū)域，其中，可以通過光刻、刻蝕，可以采用光阻掩模(PR mask),也可以采用硬掩膜(Hard mask)定義出娃納米線場效應(yīng)晶體管(SiNanowire FET, SiNWFET)的區(qū)域,如圖2a和2b中所示，中間4為定義出的娃納米線區(qū)域，兩邊5為NWFET的源漏襯墊(Pad)，一直刻蝕到埋氧層2，井向下刻蝕掉部分埋氧層2。并如圖3中所示，采用濕法刻蝕去除部分埋氧層2，在頂層硅3和埋氧層2之間形成空洞層6，并保證頂層硅的源漏襯墊位置與下面埋氧層相連；
再如圖4a和4b中所示，通過熱氧化工藝和濕法去除頂層硅3表面的氧化層，制備出硅納米線7。根據(jù)硅納米線區(qū)域刻蝕寬度和厚度的不同，硅納米線的截面形狀也不同，有圓形、橫向跑道形和縱向跑道形三種。，步驟3，沉淀無定形碳，并填充頂層硅下方的空洞層；采用具有高刻蝕選擇比和高吸光性的無定形碳作為后柵エ藝中的隔離層，利于柵極溝槽圖形(profile)控制；并且無定型碳在后棚エ藝完成后各易灰化，利于圖形控制。步驟4，光刻、選擇性刻蝕將NWFET的柵極區(qū)域刻蝕出來，刻蝕掉柵極區(qū)域的無定形碳，并且一直刻蝕到埋氧層為止。步驟5，進(jìn)行柵氧エ藝，可以通過沉積エ藝制備SiO2或者SiON或者Si3N4或者高K材料或者其組合的柵氧層，其中，高K材料可以為HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3,LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy 中的一種或組合，并沉積柵極材料，優(yōu)選金屬柵極材料。并化學(xué)機(jī)械研磨去除多余的柵極材料。步驟6，如圖5中所示，通過灰化工藝(Ashing)去除無定形碳(AC)層，并保留柵極材料8。由于AC作為采用后柵エ藝中的隔離層，可以將其灰化干凈且不會影響到別的部分。步驟7，如圖6中所示，沉積絕緣介質(zhì)材料9，優(yōu)選地為SiO2 ;并填充頂層硅下方的空洞層6，自對準(zhǔn)刻蝕制備形成柵極側(cè)墻81 ;并進(jìn)行源漏注入エ藝。步驟8，如圖7中所示，自對準(zhǔn)選擇性刻蝕源漏襯墊區(qū)域10的硅層，直到留下底部頂層硅的薄層，作為后續(xù)外延SiGe的籽晶層。由于采用金屬材料作為柵極層，在選擇性刻蝕時可以很好地保持柵極形貌；如圖8中所示，在刻蝕出的源漏襯墊區(qū)域選擇性外延生長(SEG, Selective Epitaxial Growth ) SiGe 層 11,其中 Ge 的化學(xué)摩爾比為 1% 100%,優(yōu)選地為109Γ50%。同時，進(jìn)行源漏原位摻雜，優(yōu)選地，摻雜B+。由于采用金屬材料作為柵極層，避免了源漏襯墊區(qū)域選擇性外延生長SiGe時柵極上方的外延生長；
步驟9，進(jìn)行金屬硅合金工藝，及接觸孔エ藝，將源、漏、柵極引出。
本發(fā)明采用了 e-SiGe技術(shù)應(yīng)用于P-SiNWFET中，增大了 P-SiNWFET中硅納米線源漏方向的壓應(yīng)カ，從而有效增大P-SiNWFET的電流驅(qū)動能力。以上對本發(fā)明的具體實(shí)施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實(shí)施例。對于本領(lǐng)域技術(shù)人員而言，任何對本發(fā)明進(jìn)行的等同修改和替代也都在本發(fā)明的范疇之中。因 此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.ー種應(yīng)變硅納米線PMOSFET的制備方法，其特征在于，包括以下步驟 步驟1，提供SOI硅片，包括硅襯底、硅襯底上的埋氧層和埋氧層上的頂層硅； 步驟2，定義硅納米線場效應(yīng)晶體管區(qū)域，并在頂層硅和埋氧層之間形成空洞層，在空洞層上方的頂層硅上制備出硅納米線； 步驟3，沉淀無定形碳，并填充頂層硅下方的空洞層； 步驟4，刻蝕柵極區(qū)域的無定形碳，直至露出埋氧層； 步驟5，進(jìn)行柵氧エ藝制備柵氧層，并沉積柵極材料； 步驟6，去除無定形碳； 步驟7，沉積絕緣介質(zhì)材料，并填充頂層硅下方的空洞層，刻蝕形成柵極側(cè)墻； 步驟8，刻蝕源漏襯墊區(qū)域的頂層硅，在源漏極區(qū)域生長鍺硅層，同時進(jìn)行源漏區(qū)域原位摻雜； 步驟9，進(jìn)行金屬硅合金工藝，及接觸孔エ藝，將源、漏、柵極引出。
2.如權(quán)利要求I所述的制備方法，其特征在于，所述步驟I中的埋氧層的厚度為l(Tl000nm，頂層硅厚度為 l(T200nm。
3.如權(quán)利要求I所述的制備方法，其特征在于，所述步驟I中還包括通過離子注入或所述頂層硅中原始含有雜質(zhì)離子，作為后續(xù)器件的溝道摻雜離子。
4.如權(quán)利要求I所述的制備方法，其特征在于，所述步驟2中通過光刻或刻蝕形成硅納米線場效應(yīng)晶體管區(qū)域，并直至刻蝕掉部分埋氧層。
5.如權(quán)利要求I所述的制備方法，其特征在于，所述步驟2中采用濕法刻蝕去除部分埋氧層，形成空洞層。
6.如權(quán)利要求I所述的制備方法，其特征在于，所述步驟2中通過熱氧化工藝和濕法刻蝕エ藝，制備出空洞層上方的頂層硅上的硅納米線。
7.如權(quán)利要求6所述的制備方法，其特征在于，所述硅納米線的截面形狀為圓形，橫向跑道形或縱向跑道形。
8.如權(quán)利要求I所述的制備方法，其特征在于，所述步驟4中通過光刻或選擇性刻蝕將柵極區(qū)域刻蝕出來，并直至埋氧層。
9.如權(quán)利要求I所述的制備方法，其特征在于，所述步驟5中的柵極材料為金屬柵極材料。
10.如權(quán)利要求I所述的制備方法，其特征在于，所述步驟8中通過自對準(zhǔn)選擇性刻蝕源漏襯墊區(qū)域的頂層硅，并保留底部的部分頂層硅，作為生長鍺硅層的籽晶層。
全文摘要
本發(fā)明提供的一種應(yīng)變硅納米線PMOSFET的制備方法，包括提供SOI硅片，包括硅襯底、硅襯底上的埋氧層和埋氧層上的頂層硅；形成硅納米線場效應(yīng)晶體管區(qū)域，并在頂層硅和埋氧層之間形成空洞層，在空洞層上方的頂層硅上制備出硅納米線；沉淀無定形碳，并填充頂層硅下方的空洞層；進(jìn)行柵氧工藝制備柵氧層，并沉積柵極材料；沉積絕緣介質(zhì)材料，并填充頂層硅下方的空洞層，刻蝕形成柵極側(cè)墻；刻蝕源漏極區(qū)域的頂層硅，在源漏極生長鍺硅層，同時進(jìn)行源樓區(qū)域原位摻雜；進(jìn)行金屬硅合金工藝，及接觸孔工藝，將源、漏、柵極引出。本發(fā)明增大了P-SiNWFET中硅納米線源漏方向的壓應(yīng)力，從而有效增大P-SiNWFET的電流驅(qū)動能力。
文檔編號H01L21/335GK102683206SQ20121013600
公開日2012年9月19日 申請日期2012年5月4日 優(yōu)先權(quán)日2012年5月4日
發(fā)明者黃曉櫓 申請人:上海華力微電子有限公司