專利名稱：非易失性存儲裝置和對非易失性存儲裝置的寫入方法
技術領域：
本發(fā)明涉及非易失性存儲裝置和對非易失性存儲裝置的寫入方法。更詳細的，涉及具有電阻變化型元件的非易失性存儲裝置和對非易失性存儲裝置的寫入方法。
背景技術：
非易失性存儲裝置廣泛裝載在便攜電話和數(shù)字相機等便攜設備上，使用急劇擴大。近年來，處理聲音數(shù)據(jù)和圖像數(shù)據(jù)的機會增加，開始強烈希望容量大到之前以上且可高速動作的非易失性存儲裝置。在用于便攜設備的非易失性存儲裝置領域中，對耗電量低的要求進一步增強。當前的非易失性存儲裝置的主流是閃存(flash memory) 0閃存通過控制浮柵 (floating gate)中貯存的電荷來進行數(shù)據(jù)的存儲。由于閃存具有在浮柵中以高電場貯存電荷的結構，所以小型化有限制，指出了進一步大容量化所需的細微加工有困難的問題。進一步，閃存中為了進行改寫而必須統(tǒng)一擦除規(guī)定的塊。因該特性，閃存的改寫需要非常長的時間，對隨機訪問和高速化也有限制。作為解決這些問題的下一代非易失性存儲裝置，使用了通過電阻的變化來記錄信息的電阻變化型元件。作為利用當前提出的電阻變化型元件的非易失性半導體裝置(還稱作“非易失性存儲器”)，提出了 MRAM(Magnetic RAM 磁性 RAM)、PCRAM(Phase-Change RAM 相變RAM)和ReRAM(Resistive RAM 電阻式RAM)等(例如，參考專利文獻1 3)。專利文獻1公開了采用鈣鈦礦(perovskite)結構的氧化物的雙極型ReRAM元件的控制方法的一例。這里，雙極型是指利用極性不同的電壓脈沖，通過一個極性的電壓脈沖使ReRAM元件變?yōu)楦唠娮锠顟B(tài)，通過另一個極性的電壓脈沖變?yōu)榈碗娮璧臓顟B(tài)。ReRAM元件是指通過電刺激至少可在第1電阻狀態(tài)(“低電阻狀態(tài)”、還稱作“LR狀態(tài)”或僅稱為“LR”)、 電阻值比所述第1電阻狀態(tài)高的第2電阻狀態(tài)(“高電阻狀態(tài)”、還稱作“HR狀態(tài)”或僅稱為“HR”)之間可逆變化的元件。是指根據(jù)所述電阻狀態(tài)來存儲信息的非易失性存儲器。下面，參考附圖來說明該ReRAM元件的控制方法。圖20至圖22是表示專利文獻1公開的存儲器單元9的控制方法的圖。存儲器單元9具備電阻變化型元件1和選擇晶體管2。電阻變化型元件1的一個端子和選擇晶體管2的一個主端子(漏極或源極)彼此電連接。選擇晶體管2的另一個主端子(源極或漏極)通過源極線6與源極線端子3電連接。電阻變化型元件1的另一個端子通過位線8與位線端子5電連接。選擇晶體管2的柵極通過字線7與字線端子4電連接。在寫入數(shù)據(jù)的情況(寫入“ 1，，的情況(這里，將數(shù)據(jù)“ 1，，分配給ReRAM元件的HR狀態(tài)))、進行擦除的情況(寫入“0”的情況(這里，將數(shù)據(jù)“0”分配給ReRAM元件的LR狀態(tài)))、以及進行讀出的情況中的任何一種情況下，對所選出的存儲器單元的字線端子4施加高電平的開啟(on)電壓，使選擇晶體管2變?yōu)閷顟B(tài)。圖20是表示在專利文獻1的存儲器單元9中，在進行寫入動作時的電壓脈沖的施加狀態(tài)的圖。將源極線6設定為OV (接地)，并對位線8施加具有規(guī)定的寫入電壓振幅的正極性寫入脈沖，向電阻變化型元件1寫入希望的數(shù)據(jù)。在將多值信息寫入到電阻變化型元件1的情況下，將寫入脈沖的電壓振幅設定為與寫入數(shù)據(jù)的值相應的電平。例如，在將4值數(shù)據(jù)寫入一個電阻變化型元件1的情況下，從對應于各個寫入數(shù)據(jù)的值而決定的規(guī)定的4 個電壓振幅中選擇1個而進行寫入動作。此外，寫入脈沖寬度選擇與元件相應的適當寬度。 即，為了變化為規(guī)定的電阻狀態(tài)，存在與該電阻狀態(tài)對應的1個電壓振幅電平和脈沖寬度。圖21是表示在專利文獻1的存儲器單元9中，進行擦除動作時的電壓脈沖的施加狀態(tài)的圖。將位線8設定為OV (接地)，向源極線6施加具有規(guī)定的擦除電壓振幅的正極性擦除脈沖。通過施加擦除脈沖，使電阻變化型元件1的電阻為最小值。專利文獻1中，公開了以下內(nèi)容，即在將多個位線8設定為OV的狀態(tài)下，若向特定的源極線6施加擦除脈沖， 則與該多個位線8和源極線6連接的多個存儲器單元同時被統(tǒng)一擦除。圖22是表示在專利文獻1的存儲器單元9中，進行讀出動作時的電壓脈沖的施加狀態(tài)的圖。在讀出電阻變化型元件1中存儲的數(shù)據(jù)的情況下，將源極線6設定為OV(接地)，將規(guī)定的讀出電壓經(jīng)由讀出電路施加給所選出的位線8。若施加了讀出電壓，則通過比較判定電路將位線8的電平與用于讀出的參考電平相比較，讀出存儲數(shù)據(jù)。此外，專利文獻2和專利文獻3中，提出了如下驗證(Verify)動作，即在可進行電擦除/寫入的一般半導體存儲器及ReRAM的電阻變化型存儲器中，為了提高寫入數(shù)據(jù)的可靠性，驗證已寫入的電狀態(tài)是否滿足希望的閾值。即，在數(shù)據(jù)寫入的情況下，如圖23 所示，在輸入程序命令(例如，“寫入”)(S51)后，輸入地址和數(shù)據(jù)，進行地址/數(shù)據(jù)鎖存 (latch) (S52)，從而開始向選擇存儲器單元施加程序脈沖，向存儲器單元寫入數(shù)據(jù)(S53)。 在程序脈沖施加停止后，通過輸入程序驗證命令而變?yōu)槌绦蝌炞C模式(S54)，開始從進行了寫入的存儲器單元讀出數(shù)據(jù)(S55)。進行讀出并將讀出的數(shù)據(jù)與最初輸入的期待值數(shù)據(jù)進行比較(S56)，在一致的情況下(S56中為“是”)，程序正常結束，成為讀出模式(S57)，結束程序。另一方面，在數(shù)據(jù)不一致的情況下(S56中為“否”)，再次進行程序脈沖的施加，進行追加寫入(S51 S53)。重復這一系列動作直到所有數(shù)據(jù)一致。但是，由于在實用上不能無限循環(huán)，所以多數(shù)情況下設定重復上限次數(shù)。圖M的時序圖表示，在施加程序脈沖后，進行用于執(zhí)行驗證動作的一系列動作，由于期待值數(shù)據(jù)和寫入的數(shù)據(jù)在第三次一致，所以結束程序。即，根據(jù)這種驗證動作，向非易失性存儲器寫入的物理特性滿足希望的電平，對用于復原到原先的數(shù)字信息而進行判別的閾值確保充分的裕度，能夠確保數(shù)據(jù)可靠性的進一步提尚。現(xiàn)有技術文獻專利文獻專利文獻1日本特開2004-185756號公報專利文獻2美國專利第5觀7317號說明書專利文獻3日本特開2004-2；34707號公報專利文獻4日本特開2006-221737號公報非專利文獻非專利文獻1 !"Highly Reliable TaOx ReRAM and Direct Evidence Of Redox Reaction Mechanism” IEDM Tech. Dig.，p.293(2008)
5發(fā)明概要發(fā)明所解決的問題但是，在現(xiàn)有的使用了雙極型ReRAM的非易失性存儲裝置中，發(fā)明人們發(fā)現(xiàn)，在進行驗證動作和隨之的追加寫入時，在寫入中發(fā)生了不良。在“解決問題所采用的手段”中將描述所發(fā)現(xiàn)的寫入不良的細節(jié)，現(xiàn)象的最大問題在于，由于寫入條件不充分，所以寫入后的電阻值在執(zhí)行驗證動作后改變，發(fā)生使驗證的閾值電平中斷的比特。這種不良比特在存儲器單元陣列中隨機發(fā)生，在向存儲器單元寫入數(shù)據(jù)之后立刻執(zhí)行的驗證中，無法識別是否正常寫入，從而會漏過所述不良。本來，對于長期保存、高溫保存以及大量改寫循環(huán)這樣的劣化要因，為了確保非易失性存儲器所要求的數(shù)據(jù)可靠性，通過驗證而設置規(guī)定的檢測余量。但是，若發(fā)生前述的問題，則無法通過驗證來確保必要的余量，無法確保數(shù)據(jù)讀出時所要求的可靠性。

發(fā)明內(nèi)容
因此，本發(fā)明為解決這種問題而作出，其目的在于提供一種提高了寫入動作的穩(wěn)定性及可靠性的非易失性存儲裝置等。解決問題所采用的手段本發(fā)明者們?yōu)榱颂岣呤褂昧?ReRAM的非易失性存儲裝置中的動作的穩(wěn)定性和可靠性，進行了努力研究。在該過程中，研究了如下功能，即在ReRAM的寫入動作后，通過驗證動作來確認寫入的電阻電平，若不滿足希望的電阻值則進行追加寫入。但是，在執(zhí)行寫入動作之后立刻執(zhí)行的驗證動作時，發(fā)生了如下寫入不良，即雖然滿足了希望的電阻值，但之后經(jīng)過短時間電阻值緩慢變化，一直變化直到不能滿足驗證所用閾值的電阻值的電平。通常，向存儲器單元寫入的物理量多因長時間放置、高溫放置以及由改寫次數(shù)造成的材料組成劣化等而變動。基于針對這種變動而要求的可靠性的規(guī)格，以使寫入當初的物理量滿足規(guī)定條件的方式進行寫入。即，進行寫入，以使得在對所寫入的物理量和所決定的閾值進行比較而解碼為原先的數(shù)字數(shù)據(jù)時，能夠在已寫入的物理量和閾值之間確保合適的余量(下面還稱作“檢測余量”)。為了確保這種檢測余量而執(zhí)行驗證動作。但是，在進行驗證動作并判斷為滿足預先決定的電平之后，寫入的物理量立刻急劇變化為接近閾值， 因此無法確保上述的檢測余量，無法保證所要求的可靠性?？梢哉f這對于非易失性存儲器成為致命的問題。本發(fā)明使用的ReRAM的優(yōu)點在于，在能夠以幾十ns的短時間來執(zhí)行寫入的所謂高速性方面是良好的，并且，在若能夠正常寫入則在高溫環(huán)境下也能長時間保持數(shù)據(jù)的所謂可靠性方面是良好的，作為取代現(xiàn)有半導體存儲器的下一代半導體存儲器而具有很高的潛力。但是，即使進行上述這樣的驗證動作后未發(fā)現(xiàn)寫入不良的比特較少，但若發(fā)生這樣的比特，作為裝置整體而無法發(fā)揮ReRAM的優(yōu)異性能。對于這樣的問題，發(fā)明人們發(fā)現(xiàn)，通過特殊的寫入步驟，能夠大幅改善發(fā)生寫入不良的比特數(shù)。S卩，為了解決上述問題，本發(fā)明的非易失性存儲裝置的一實施方式，具備電阻變化型元件，該電阻變化型元件具有第1電極、第2電極和配置在所述第1電極和所述第2電極間的電阻變化層；以及寫入電路，向所述電阻變化型元件寫入信息；所述電阻變化型元件具有以下特性，即若施加第1電壓的脈沖，則從用于第1信息的存儲的第1電阻狀態(tài)向用于第2信息的存儲的第2電阻狀態(tài)變化，若施加極性與所述第1電壓不同的第2電壓的脈沖，則從所述第2電阻狀態(tài)向所述第1電阻狀態(tài)變化；所述寫入電路，在使所述電阻變化型元件從所述第1電阻狀態(tài)向所述第2電阻狀態(tài)變化時，對于所述電阻變化型元件，至少將所述第1電壓的脈沖、電壓的絕對值比所述第2電壓小且極性與所述第2電壓相等的第3電壓的脈沖、以及所述第1電壓的脈沖按所提及的順序進行施加。另外，“第1電阻狀態(tài)”和“第2電阻狀態(tài)”可以分別相當于高電阻狀態(tài)和低電阻狀態(tài)，也可以與此相反，相當于低電阻狀態(tài)和高電阻狀態(tài)。若使用基于該結構的寫入方法，上述那樣的寫入的電阻值在短時間內(nèi)變動而接近閾值那樣的比特減少，大幅改善了檢測余量減少的比特的產(chǎn)生數(shù)量。由此，能夠減少用于錯誤訂正的冗長比特，確保進一步的可靠性。另外，專利文獻4中，描述了與通常地施加與寫入脈沖極性相反的脈沖的寫入方法近似的內(nèi)容，但是，不僅發(fā)明的目的、效果與本申請不同，具體的電壓決定方法、施加步驟也與本申請不同。并且，上述非易失性存儲裝置中，所述第3電壓的脈沖寬度可以比所述第1電壓的脈沖寬度寬。與此相反，上述非易失性存儲裝置中，所述第1電壓的脈沖寬度也可以比所述第3電壓的脈沖寬度寬?；蛘?，上述非易失性存儲裝置中，所述寫入電路，對于所述電阻變化型元件，在施加所述第1電壓的脈沖后，在將施加所述第3電壓的脈沖重復N次之后，至少施加一次所述第1電壓的脈沖，其中，N是2以上的整數(shù)。此時，優(yōu)選為，所述寫入電路施加N次所述第3 電壓的脈沖，使得在所述N次的重復中，隨著重復次數(shù)的增加，所述第3電壓的絕對值變小。 由此，由于有效地重復了寫入周期，所以減少了問題比特。這里，也可以構成為，還具有讀出電路，讀出所述電阻變化型元件的信息；以及控制電路，控制所述寫入電路和所述讀出電路；所述讀出電路，在所述寫入電路使所述電阻變化型元件從所述第1電阻狀態(tài)向所述第2電阻狀態(tài)變化時，對于所述電阻變化型元件，至少在執(zhí)行了以下⑴和⑵兩個處理后，執(zhí)行讀出處理，其中，(1)是施加所述第1電壓的脈沖的第1寫入處理，⑵是將所述第3電壓的脈沖和所述第1電壓的脈沖按所提及的順序進行施加的第2寫入處理；所述控制電路控制所述寫入電路和所述讀出電路，以使得重復所述第2寫入處理和所述讀出處理，直到所述電阻變化型元件成為規(guī)定的電阻值。由此， 由于通過寫入后的驗證來確認了正常的寫入，所以進一步減少問題比特。此外，也可以是，所述控制電路控制所述寫入電路和所述讀出電路，以使得在所述寫入電路執(zhí)行了所述第2寫入處理后，在規(guī)定的時間經(jīng)過后，所述讀出電路執(zhí)行所述讀出處理，并且重復所述第2寫入處理和所述讀出處理，直到所述電阻變化型元件成為規(guī)定的電阻值。由此，即使對于伴隨寫入后的時間經(jīng)過、寫入值變化了的具有延遲時間的問題比特，也能夠可靠地進行數(shù)據(jù)的寫入。此外，上述非易失性存儲裝置中，也可構成為，所述電阻變化型元件與選擇元件一起構成存儲器單元，該選擇元件與該電阻變化型元件串聯(lián)連接，并對使該電阻變化型元件為導通狀態(tài)或非導通狀態(tài)進行切換；所述非易失性存儲裝置還具備作為所述存儲器單元的集合的存儲器單元陣列；選擇電路，從所述存儲器單元陣列中至少選擇一個存儲器單元； 讀出電路，從由所述選擇電路選出的存儲器單元中讀出信息；寫數(shù)據(jù)緩存器，貯存應向所述存儲器單元陣列中的M個存儲器單元寫入的數(shù)據(jù)，其中，M是2以上的整數(shù)；讀數(shù)據(jù)緩存器，
7貯存從所述存儲器單元陣列中的M個存儲器單元中讀出的數(shù)據(jù)；比較電路，比較在所述寫數(shù)據(jù)緩存器和讀數(shù)據(jù)緩存器中貯存的M個存儲器單元的數(shù)據(jù)是否一致；以及控制電路，進行如下控制控制所述選擇電路和所述寫入電路，以使得對所述存儲器單元陣列中的對應的M個存儲器單元，寫入所述寫數(shù)據(jù)緩存器中貯存的數(shù)據(jù)；控制所述選擇電路和所述讀出電路，以使得從所述存儲器單元陣列中的M個存儲器單元中讀出數(shù)據(jù)并貯存在所述讀數(shù)據(jù)緩存器中；以及根據(jù)所述比較電路的比較結果，控制是否將在所述寫數(shù)據(jù)緩存器中貯存的數(shù)據(jù)再次重寫到對應的存儲器單元中。通過該結構，由于以寫數(shù)據(jù)緩存器的存儲容量為單位來一并執(zhí)行寫入、驗證、追加寫入，所以對于通過以1比特為單位進行寫入、驗證、追加寫入而在剛剛寫入之后被看作正常、但隨著之后的時間經(jīng)過而寫入值變化了的、具有延遲時間的問題比特，也能夠可靠地進行數(shù)據(jù)的寫入。這里，也可以是，所述寫數(shù)據(jù)緩存器和所述讀數(shù)據(jù)緩存器分別具有對應的多個數(shù)據(jù)緩存區(qū)域；所述控制電路，對所述寫數(shù)據(jù)緩存器具有的、分別對應的多個所述數(shù)據(jù)緩存區(qū)域和所述讀數(shù)據(jù)緩存器具有的、分別對應的多個所述數(shù)據(jù)緩存區(qū)域，依次執(zhí)行以下控制控制所述選擇電路和所述寫入電路，以使得對所述存儲器單元陣列中對應的所述M個存儲器單元，寫入所述寫數(shù)據(jù)緩存器中貯存的數(shù)據(jù)；控制所述選擇電路和所述讀出電路，以使得從所述存儲器單元陣列中的所述M個存儲器單元中讀出數(shù)據(jù)并貯存在所述讀數(shù)據(jù)緩存器中； 以及根據(jù)所述比較電路的比較結果，控制是否將在所述寫數(shù)據(jù)緩存器中貯存的數(shù)據(jù)再次重寫到對應的存儲器單元中。此外，為了解決上述問題，本發(fā)明的面向非易失性存儲裝置的寫入方法的一個方式，是具備電阻變化型元件的非易失性存儲裝置中的信息的寫入方法，其特征在于所述電阻變化型元件具有以下特性，即若施加第1電壓的脈沖，則從用于第1信息的存儲的第1 電阻狀態(tài)向用于第2信息的存儲的第2電阻狀態(tài)變化，若施加極性與所述第1電壓不同的第2電壓的脈沖，則從所述第2電阻狀態(tài)向所述第1電阻狀態(tài)變化；所述寫入方法，在使所述電阻變化型元件從所述第1電阻狀態(tài)向所述第2電阻狀態(tài)變化時，對于所述電阻變化型元件，至少包含第1步驟，施加所述第1電壓的脈沖；在這之后的第2步驟，施加電壓的絕對值比所述第2電壓小且極性與所述第2電壓相等的第3電壓的脈沖；以及在這之后的第 3步驟，施加所述第1電壓的脈沖。若使用基于該結構的寫入方法，寫入的電阻值在短時間內(nèi)變動而接近閾值的問題比特減少，能夠大幅改善檢測余量減少的比特的發(fā)生數(shù)量。由此，實現(xiàn)用于錯誤訂正的冗長比特的減少，進一步確?？煽啃浴＿@里，進一步優(yōu)選為，還在所述第1步驟、所述第2步驟和所述第3步驟后，包含讀出步驟，該讀出步驟中，利用電壓振幅比所述第1電壓或所述第2電壓的脈沖小、且即使施加該電壓脈沖所述電阻變化型元件的電阻狀態(tài)也不會變化的電壓脈沖，讀出所述電阻變化型元件的電阻狀態(tài)；重復第2步驟、所述第3步驟和所述讀出步驟，直到所述電阻變化型元件的電阻狀態(tài)達到規(guī)定的電阻狀態(tài)。由此，由于能夠通過寫入后的驗證來確認出正常的寫入，所以可進一步減少問題比特。發(fā)明效果本發(fā)明的非易失性存儲裝置和對非易失性存儲裝置的寫入方法，通過進行基于現(xiàn)有技術的驗證動作來比較寫入的電阻值與規(guī)定的閾值并解碼為原先的數(shù)字數(shù)據(jù)時，進行可在寫入的電阻值和閾值之間確保適當?shù)臋z測余量的寫入，所以能夠確保所希望的可靠性， 并且能夠大幅改善本發(fā)明人們新發(fā)現(xiàn)的下列問題。S卩，所謂該問題，是指在進行驗證動作而判斷為滿足規(guī)定的電平之后，寫入的電阻值立刻急劇變化為接近閾值，所以不能確保上述檢測余量，也不能保證所要求的可靠性性能。因此，根據(jù)本發(fā)明，能夠提供大幅減少了這種問題比特、減少用于錯誤訂正的冗長比特、 并進一步提高可靠性的非易失性半導體裝置。


圖1(a)和圖1(b)的框圖分別表示，具備含有3端子型選擇元件的存儲器單元及含有2端子型選擇元件的存儲器單元的、本發(fā)明第1實施方式的非易失性存儲裝置的基本概略結構的一例。圖2是表示本發(fā)明第1實施方式的非易失性存儲裝置具有的電阻變化型元件的概略結構的一例的元件結構圖。圖3是表示電壓-電阻變化特性的圖，該電壓-電阻變化特性表示本發(fā)明第1實施方式的非易失性存儲裝置中的電阻變化型元件的特性的一個具體例。圖4是表示本發(fā)明第1實施方式的非易失性存儲裝置具有的靈敏放大器(sense amplifier)的一個具體例的框圖。圖5(a) 圖5(f)的概念圖用于說明，通過圖4所示的靈敏放大器具體地判別存儲器單元的電阻值并解碼為原先的數(shù)字數(shù)據(jù)、或進行與各單元的電阻值相當?shù)南嚓P值讀出的方法。圖6是表示構成本發(fā)明第1實施方式的非易失性存儲裝置的具體存儲器單元陣列結構時的一個具體例的框圖。圖7的概念圖用于說明，在本發(fā)明第1實施方式的非易失性存儲裝置中，構成圖6 的存儲器單元陣列結構時的通常的寫入動作和讀出動作。圖8是說明在本發(fā)明第1實施方式的非易失性存儲裝置中進行了驗證動作時的一例的流程圖；圖9 (a)及圖9 (b)例示出，在本發(fā)明第1實施方式的非易失性存儲裝置中，分別在沒有進行驗證動作和進行驗證動作時的電阻值的偏差。圖10是說明新發(fā)現(xiàn)的驗證動作中的問題的說明圖。圖11(a)及圖11(b)的時序圖用于說明，在本發(fā)明第1實施方式的非易失性存儲裝置中，解決問題的最基本的寫入模式(分別是HR寫入和LR寫入)。圖12是說明在本發(fā)明第1實施方式的非易失性存儲裝置中為解決問題而執(zhí)行的寫入方法的效果的說明圖。圖13(a) 圖13(d)是表示本發(fā)明第1實施方式的非易失性存儲裝置的寫入方法的變形例的時序圖。圖14是說明本發(fā)明第1實施方式的非易失性存儲裝置的寫入方法的變形例的效果的說明圖。圖15是表示本發(fā)明第1實施方式的非易失性存儲裝置的LR寫入的效果的圖。
圖16(a)及圖16(b)是分別表示本發(fā)明的HR寫入和LR寫入的特征的示意圖。圖17是表示電壓-電阻變化特性的圖，該電壓-電阻變化特性表示本發(fā)明第1實施方式的非易失性存儲裝置中的電阻變化型元件的特性的一個具體例。圖18是表示電壓-電流特性的圖，該電壓-電流特性表示本發(fā)明第1實施方式的非易失性存儲裝置中的電阻變化型元件的特性的一個具體例。圖19是表示本發(fā)明第2實施方式的非易失性存儲裝置的一例的框圖。圖20是表示在現(xiàn)有技術的專利文獻1的存儲器單元中，進行寫入動作時的電壓脈沖的施加狀態(tài)的圖。圖21是表示在現(xiàn)有技術的專利文獻1的存儲器單元中，進行擦除動作時的電壓脈沖的施加狀態(tài)的圖。圖22是表示在現(xiàn)有技術的專利文獻1的存儲器單元中，進行讀出動作時的電壓脈沖的施加狀態(tài)的圖。圖23是現(xiàn)有技術的專利文獻2和3所示的現(xiàn)有驗證動作的流程圖。圖M是表示現(xiàn)有技術的專利文獻2和3所示的現(xiàn)有驗證動作的流程的時序圖。
具體實施例方式下面，參考附圖來說明本發(fā)明的實施方式。(第1實施方式)[裝置結構]圖1 (a)和圖1 (b)是表示本發(fā)明第1實施方式的兩種非易失性存儲裝置IOOa和 IOOb的基本結構的一例的框圖。使用該圖，首先說明對存儲器單元進行現(xiàn)有的寫入和讀出的情況。另外，本說明書中，所謂向存儲器單元的寫入/讀出，更嚴格來說，意味著對構成該存儲器單元的電阻變化型元件的寫入/讀出。此外，所謂存儲器單元的電阻狀態(tài)，更嚴格來說，意味著構成該存儲器單元的電阻變化型元件的電阻狀態(tài)。圖1 (a)的非易失性存儲裝置IOOa由將電阻變化型元件106和3端子型選擇元件107串聯(lián)連接的存儲器單元10 構成。作為該3端子型選擇元件107，可以舉出例如 M0SFET、雙極晶體管等。圖1(a)中，為便于說明，圖示出存儲器單元10 為1個，但如后所述，通常將多個存儲器單元按行方向和列方向的陣列狀進行配置，為了從它們之中選擇一個而設有3端子型選擇元件107，且雖在圖1(a)和圖1(b)中進行了省略，但在節(jié)點A和開關電路104之間、以及在節(jié)點B與寫入電路之間設有對存儲器陣列的行和列進行選擇的選擇開關，進而，圖1 (a)中，在3端子型選擇元件107和柵極電壓驅(qū)動器109之間也設有選擇開關。寫入電路101是用于向存儲器單元10 (更嚴格來說是電阻變化型元件106)寫入信息的電路，切換所輸入的施加用電源Vh、Vl.VhLow, VILow、接地電平(GND、0V)，并向節(jié)點A 和節(jié)點B的兩端施加規(guī)定的寫入電壓的脈沖。靈敏放大器102是讀取電阻變化型元件106 的電阻狀態(tài)、并讀出在存儲器單元10 中存儲的信息的讀出電路的一例。該讀出方法可以舉出多個，舉出如下方法，即沿箭頭108方向流過規(guī)定的讀出電流、將此時的節(jié)點A和節(jié)點 B之間的電壓差與規(guī)定的參考電壓相比較從而判定電阻變化型元件106的電阻狀態(tài)是高電阻狀態(tài)還是低電阻狀態(tài)、并讀取在存儲器單元10 中存儲的信息的方法；以及向節(jié)點A和 B的兩端施加規(guī)定的電壓、在停止該施加狀態(tài)后、根據(jù)節(jié)點AB間的電壓被放電的時間差、判
10斷電阻變化型元件106的電阻狀態(tài)是處于高電阻狀態(tài)還是處于低電阻狀態(tài)的方法。另外， 關于靈敏放大器102的一例的細節(jié)，在后面進行描述。柵極電壓驅(qū)動器109對是否向存儲器單元的3端子型選擇元件107的控制端子施加規(guī)定的電壓進行切換，從而切換存儲器單元的導通狀態(tài)。開關電路104對節(jié)點A是與寫入電路101連接還是與靈敏放大器102連接進行切換?？刂破?03根據(jù)來自外部接口的指令及從靈敏放大器102輸出的存儲器單元10 的讀取數(shù)據(jù)的狀態(tài)等，控制寫入電路101、靈敏放大器102、開關電路104和柵極電壓驅(qū)動器 109。圖1 (b)的非易失性存儲裝置100b，除了由2端子型選擇元件110構成存儲器單元 105b中使用的選擇元件之外，與圖1 (a)的非易失性存儲裝置IOOa同樣，并隨之去除了不需要的在圖1(a)中的柵極電壓驅(qū)動器109。作為2端子型選擇元件110，可以舉出例如雙向二極管等非線性電流元件。將使用了 2端子型選擇元件110的存儲器單元10 按陣列狀配置的半導體存儲裝置，通過交叉點型的熔絲(fuse)存儲器等而成為公知技術，省略了詳細的說明，但存儲器單元10 是導通狀態(tài)還是非導通狀態(tài)的切換通過節(jié)點A和節(jié)點B間的電壓電平來加以切換。即，施加使電阻變化型元件106的改寫電壓疊加到2端子型選擇元件110的規(guī)定開啟電壓上而得的電壓電平的脈沖，從而改寫電阻變化型元件106的電阻狀態(tài)。此外，施加使比電阻變化型元件106的改寫電壓小的讀出電壓疊加到2端子型選擇元件 110的開啟電壓上而得的電壓電平的脈沖，并檢測此時的電流量等，從而判定電阻變化型元件106的電阻狀態(tài)。圖1 (b)所示的施加用電源Vh、VI、VhLow, VlLow如前所述，由于需要追加2端子型選擇元件110的開啟電壓，所以雖然符號與非易失性存儲裝置IOOa的施加用電源相同，但是毫無疑問實際電壓是不同的。本發(fā)明可以是非易失性存儲裝置100a、非易失性存儲裝置IOOb的其中之一的結構，但之后以非易失性存儲裝置IOOa的結構為例來加以詳細說明。接著，使用圖2來說明電阻變化型元件106的結構。該電阻變化型元件106具備第1電極(圖2的例子中，是在基板122上形成的下部電極124。下面，為說明方便，稱作 “下部電極1M”。)、第2電極(圖2的例子中，是上部電極128。下面，為了說明方便，稱作 “上部電極128”。)和配置在下部電極IM和上部電極1 之間的電阻變化層126。下部電極124和上部電極128的材料可使用Pt (白金)、Ir (銥)、Pd (鈀)、W (鎢)、 Cu(銅)、A1(鋁)、TiN(氮化鈦)、TaN(氮化鉭)和TiAlN(氮化鈦鋁)等。圖2中，下部電極IM比上部電極128形狀寬，但本發(fā)明的電阻變化型元件106的結構不限于此，當然可以是適用于布線插塞(Plug)的一部分等、與半導體工藝相匹配而適當成為適合形狀。電阻變化層1 的材料例如可以使用缺氧型的過渡金屬氧化物(優(yōu)選是缺氧型的 h氧化物)。所謂缺氧型的過渡金屬氧化物，是指與具有化學計量組成的氧化物相比氧的含有量(原子比氧原子數(shù)占總原子數(shù)的比例)少的氧化物。通常，具有化學計量組成的氧化物是絕緣體、或具有非常高的電阻值。例如在過渡金屬是Ta的情況下，化學計量氧化物的組成是Tii2O5，Ta和0的原子數(shù)的比例(Ο/Ta)是2. 5。因此，在缺氧型的Ta氧化物中，Ta 和0的原子比大于0而小于2. 5。本實施方式中，缺氧型的過渡金屬氧化物優(yōu)選是缺氧型的 Ta氧化物。更佳地，電阻變化層126至少具有將具有用TaOx(其中，0 < χ < 2. 5)表示的組成的第1鉭含有層、和具有用TaOy (其中，x < y)表示的組成的第2鉭含有層進行層積而得到的層積結構。當然，可適當配置其他層，例如第3鉭含有層、其他過渡金屬氧化物的層等。這里，優(yōu)選為，TaOx滿足0. 8彡χ彡1. 9，TaOy滿足2. 1彡y彡2. 5。第2鉭含有層的厚度優(yōu)選是Inm以上Snm以下。S卩，電阻變化層1 優(yōu)選具有將氧含有率低的第1鉭含有層和氧含有率高的第2鉭含有層進行層積而得到的層積結構。換言之，電阻變化層1 優(yōu)選具有將缺氧度高的第1鉭含有層和缺氧度低的第2鉭含有層進行層積而得到的層積結構。這里，所謂缺氧度，是指過渡金屬氧化物中，相對于構成其化學計量組成的氧化物的氧的量而言不足的氧的比例。例如，在過渡金屬是鉭(Ta)的情況下，由于化學計量的氧化物的組成是Tii2O5而可以表現(xiàn)為Ta02.5，所以Ta02.5的缺氧度為0%，TaO1.5的缺氧型的鉭氧化物的缺氧度是，缺氧度=(2. 5-1. 5)/2. 5 = 40%。此外，Ta2O5的氧含有率是氧占總原子數(shù)的比例 (0/(Ta+0))，為71. 4atm%0因此，缺氧型鉭氧化物中氧含有率比0大而比71. 4atm%小。這里，作為構成電阻變化層126的金屬，也可以使用鉭以外的過渡金屬。作為過渡金屬，可以使用鉭(Ta)、鈦(Ti)、鉿(Hf)、鋯(&)、鈮(Nb)、鎢(W)等。由于過渡金屬能夠取多個氧化狀態(tài)，因此能夠通過氧化還原反應實現(xiàn)不同的電阻狀態(tài)。例如，在使用鉿氧化物的情況下，在第1鉿氧化物層的組成為HfOx的情況下，χ為0. 9以上1. 6以下，并且，在第2 鉿氧化物層的組成為HfOy的情況下，在y比χ的值大的情況下，確認出，使具有這些第1鉿氧化物層和第2鉿氧化物層的層積結構的電阻變化層126的電阻值穩(wěn)定而高速地變化。該情況下，第2鉿氧化物層的膜厚優(yōu)選是3 4nm。此外，在使用鋯氧化物的情況下，在第1鋯氧化物層的組成為的情況下，χ為0. 9以上1. 4以下，并且，在第2鋯氧化物層的組成為的情況下，在y比χ的值大的情況下，確認出，使具有這些第1鋯氧化物層和第2鋯氧化物層的層積結構的電阻變化層126的電阻值穩(wěn)定而高速地變化。該情況下，第2鋯氧化物層的膜厚優(yōu)選是1 5nm。另外，在電阻變化層1 具有第1過渡金屬氧化物層和第2過渡金屬氧化物層的層積結構的情況下，構成第1過渡金屬氧化物層的第1過渡金屬、和構成第2過渡金屬氧化物層的第2過渡金屬也可以使用不同的過渡金屬。該情況下，第2過渡金屬氧化物層優(yōu)選為，缺氧度比第1過渡金屬氧化物層小，即電阻高。通過采用這種結構，電阻變化時對下部電極IM和上部電極128間施加的電壓將更多的電壓分配給第2過渡金屬氧化物層，能夠使得更容易引起在第2過渡金屬氧化物層中發(fā)生的氧化還原反應。此外，在第1過渡金屬和第2過渡金屬使用彼此不同的材料的情況下，第2過渡金屬的標準電極電位優(yōu)選比第1 過渡金屬的標準電極電位低。這是因為，在電阻高的第2過渡金屬氧化物層中形成的微小細絲(filament)(導電路徑)中引起氧化還原反應，其電阻值變化，而認為發(fā)生電阻變化現(xiàn)象。例如，通過將缺氧型的鉭氧化物用作第1過渡金屬氧化物層，將鈦氧化物(TiO2)用作第 2過渡金屬氧化物層，可得到穩(wěn)定的電阻變化動作。鈦(標準電極電位=_1.6;3eV)是標準電極電位比鉭(標準電極電位=_0.6eV)低的材料。標準電極電位表示其值越高越難以氧化的特性。通過在第2過渡金屬氧化物層中配置標準電極電位比第1過渡金屬氧化物層低的金屬的氧化物，從而在第2過渡金屬氧化物層中更容易發(fā)生氧化還原反應。在任何電阻高的第2過渡金屬氧化物層中形成的微小細絲中引起氧化還原反應， 其電阻值變化，而認為發(fā)生電阻變化層126中的電阻變化現(xiàn)象，該電阻變化層1 具有上述各材料的層積結構。即，在向第2過渡金屬氧化物層側的電極、以另一側的電極為基準而施加正電壓時，認為電阻變化層126中的氧離子被吸引到第2過渡金屬氧化物層側而在第2 過渡金屬氧化物層中形成的微小細絲中發(fā)生氧化反應，從而使微小細絲的電阻增大。相反，
12在向第2過渡金屬氧化物層側的電極、以另一側的電極為基準而施加負電壓時，認為第2過渡金屬氧化物層中的氧離子被推斥到第1過渡金屬氧化物層側而在第2過渡金屬氧化物層中形成的微小細絲中發(fā)生還原反應，微小細絲的電阻減小。作為與缺氧度更小的第2過渡金屬氧化物層連接的電極，例如由白金(Pt)、銥 (Ir)等標準電極電位比構成第2過渡金屬氧化物層的過渡金屬及構成另一側電極的材料更高的材料構成。通過采用這種結構，在電極和第2過渡金屬氧化物層的界面附近的第2 過渡金屬氧化物層中，有選擇地發(fā)生氧化還原反應，可得到穩(wěn)定的電阻變化現(xiàn)象。圖3例示了這種結構的存儲器單元10 的特性的一例。圖3中，橫軸表示施加的脈沖電壓，縱軸表示施加脈沖后的節(jié)點A和節(jié)點B間的存儲器單元10 的電阻值(測定電壓為不會引起電阻變化的電壓，這里是0. 4V)。若從圖中的起始位置向正極性側緩慢提高電壓電平，則從存儲器單元10 兩端的電壓超過1. IV時開始，存儲器單元10 的電阻值緩慢升高，在2. OV達到約IOOkQ。相反，若向負極性側緩慢降低電壓電平，若下降至超過-1. IV，則存儲器單元10 電阻降低為約IOk Ω左右，可知已恢復到起始的電阻值。這時，將使電流沿圖1(a)的箭頭108方向流過的施加定義為正極性施加，此時，電阻變化型元件106變化為高電阻狀態(tài)(之后，也適當稱作“HR狀態(tài)”或僅稱作“HR”)。此外，將使電流沿與箭頭108相反的方向流過的施加定義為負極性施加，此時，電阻變化型元件106變化為低電阻狀態(tài)(之后，也適當稱作“LR狀態(tài)”或僅稱作“LR”)。此外，若描述電阻元件結構和施加極性之間的關系，則在上述電阻變化層1 具有將具有用TaOx(其中，0 < χ < 2. 5)表示的組成的第1鉭含有層、與具有用TaOy (其中，x < y)表示的組成的第2鉭含有層進行層積而得到的層積結構的情況下，將從第2鉭含有層向第1鉭含有層流過電流的施加作為正極性施加，在該正極性施加時變化為HR狀態(tài)，在相反的負極性施加下變化為LR狀態(tài)。在節(jié)點A和節(jié)點B間施加的電壓中，若將從LR變?yōu)镠R的電壓電平設為高電阻化電壓(Vh)，將從HR變?yōu)長R的電壓電平設為低電阻化電壓(VI)，則可以得知，若其絕對值為 |Vh = |V1 =2. 4V左右以上，能夠使用共通的電源電壓充分地在低電阻狀態(tài)和高電阻狀態(tài)中轉移。即，電阻變化型元件106具有如下特性，S卩若施加第1電壓(例如，高電阻化電壓Vh)的脈沖，則從用于存儲第1信息(例如，“1”)的第1電阻狀態(tài)(例如，LR)向用于存儲第2信息(例如，“0”)的第2電阻狀態(tài)(例如，HR)變化，若施加極性與第1電壓(例如， Vh)不同的第2電壓(例如，低電阻化電壓VI)的脈沖，則從第2電阻狀態(tài)(例如，HR)向第 1電阻狀態(tài)(例如，LR)變化。作為“第1電壓”和“第2電壓”的例子，也可以與上述相反， 分別為低電阻化電壓Vl和高電阻化電壓Vh。該情況下，作為第1信息和第2信息，分別為 “0”和“1”，作為第1電阻狀態(tài)和第2電阻狀態(tài)，分別為HR和LR?；谏鲜鰞?nèi)容，首先使用圖1(a)來說明現(xiàn)有方式的寫入動作的一例。另外，各電路的一系列動作通過來自控制器103的指令來加以執(zhí)行。此外，非易失性存儲裝置IOOa的電源電壓VDD例如設為3. 3V。首先，說明電阻變化型元件106為HR狀態(tài)的寫入動作。將開關電路104預先與寫入電路101側連接，寫入電路101向節(jié)點A和B輸出接地電平(GND、0V)。接著，柵極電壓驅(qū)動器109向選擇存儲器單元10 的3端子型選擇元件 107的柵極施加寫入電壓以上的電壓(例如VDD)而使存儲器單元10 變?yōu)閷顟B(tài)，寫入電路101輸出使節(jié)點A的電位相對于節(jié)點B按OV — Vh — OV變化的規(guī)定寬度的脈沖。在
13脈沖的施加結束而節(jié)點A和節(jié)點B —起變?yōu)镺V后，柵極電壓驅(qū)動器109使選擇存儲器單元的柵極電壓為OV而使存儲器單元105a成為非導通狀態(tài)，結束寫入動作。由此，沿箭頭108 流過電流，向存儲器單元10 施加使電阻變化型元件106變?yōu)镠R狀態(tài)的正極性脈沖。接著，說明使電阻變化型元件106為LR狀態(tài)的寫入動作。將開關電路104預先與寫入電路101側連接，寫入電路101向節(jié)點A和B間輸出向LR的寫入電壓電平(Vl)。接著，柵極電壓驅(qū)動器109向選擇存儲器單元10 的3端子型選擇元件107的柵極施加寫入電壓以上的電壓(例如VDD)而使存儲器單元10 為導通狀態(tài)，寫入電路101輸出使節(jié)點A的電位相對于節(jié)點B按Vl — OV — Vl變化的規(guī)定寬度的脈沖。在脈沖的施加結束而節(jié)點A和節(jié)點B —起變?yōu)閂l后，柵極電壓驅(qū)動器109使選擇存儲器單元的柵極電壓為OV而使存儲器單元為非導通狀態(tài)，結束寫入動作。由此，沿與箭頭 108相反方向流過電流，向存儲器單元施加使電阻變化型元件106變化為LR狀態(tài)的負極性脈沖。另外，從電路的安全方面考慮，在結束寫入動作的時刻，也可以使節(jié)點A和節(jié)點B的電位一起從Vl電平變?yōu)?V。另外，當然也可以不如上述那樣限定向節(jié)點A、節(jié)點B、柵極施加的順序，還可以考慮各種組合。接著，使用圖4和圖5來說明靈敏放大器102的具體一例和動作。圖4是表示靈敏放大器102的一個具體例的框圖，圖5是說明其動作的主要部位的時序圖。圖4中，參考電壓發(fā)生電路130根據(jù)從輸入A所輸入的來自控制器103的指令，根據(jù)電源電壓VDD和接地電平間的電位差，使用梯形(ladder)電阻等而制作多個規(guī)定的電壓電平，在這多個電壓電平中用半導體開關加以選擇而輸出參考電壓Vrefl和參考電壓Vref2。另外，能夠容易地根據(jù)后級的電路設計加以類推，但存在參考電壓Vrefl >參考電壓Vref2的關系。此外， 通過從控制器103向輸入B輸入的開關控制信號，開關電路136在開關控制信號為‘H’時變?yōu)?N，為‘L’時變?yōu)镺FF，將節(jié)點C切換為HiZ (高阻抗)狀態(tài)。因此，在該開關控制信號為‘H’時，通過驅(qū)動器131向節(jié)點C輸出參考電壓Vrefl的電位。另外，實際上，由于驅(qū)動器131、構成其他電路的晶體管、及布線等的電壓降，輸入輸出的電壓值多少不同，但為了簡化說明，假設不存在電壓降等來加以說明。節(jié)點C經(jīng)由圖1 (a)所示的開關電路104與節(jié)點A連接，此時節(jié)點B通過寫入電路 101而接地為0V。如圖4所示，在節(jié)點C和地之間，電容器137與存儲器單元10 并聯(lián)連接。另外，該電容器137也可以用布線電容、晶體管的電容等代替，也可以根據(jù)裝置的設計而積極添加。如上所述，在輸入到輸入B的開關控制信號為‘H’時，節(jié)點C由參考電壓Vrefl 驅(qū)動。之后，若開關控制信號變?yōu)椤甃’，則開關電路136變?yōu)镺FF，節(jié)點C側變?yōu)镠iZ狀態(tài)， 所以，以依照與電容器137并聯(lián)連接的存儲器單元10 的電阻變化型元件106的電阻值的時間常數(shù)進行放電，節(jié)點C的電位從參考電壓Vrefl緩慢降低。即，若存儲器單元10 的電阻值低，則電位迅速減少，若存儲器單元10 的電阻值大，則電位緩慢減少。對于該動作，通過參考圖5(a) 圖5(f)而容易理解。如圖5(a)的“存儲器單元的狀態(tài)”所示，前半部分表示存儲器單元10 為低電阻狀態(tài)(LR)，后半部分表示是高電阻狀態(tài)0 )。對于其各自，可以得知，以圖5(b)所示的定時，輸入B變?yōu)椤瓾’，在該期間節(jié)點C被施加參考電壓 Vrefl0若輸入B從‘H’切換為‘L’，則開關電路136變?yōu)镺FF，節(jié)點C側為HiZ狀態(tài)，所以如圖5(c)所示，可知節(jié)點C緩慢放電(discharge)。并且，可以確認，在存儲器單元10 為 LR時迅速超過參考電壓Vref2的閾值，在為HR時慢慢超過參考電壓Vref2的閾值。
圖4的電平比較器132比較參考電壓發(fā)生電路130輸出的另一個參考電位Vref2 與前述的節(jié)點C的電位，若節(jié)點C的電位比參考電壓Vref2大則輸出‘L’，若節(jié)點C的電位比參考電壓Vref2小則輸出‘H’。即，在開關控制信號從‘H’切換為‘L’后，若存儲器單元 105a為低電阻狀態(tài)(LR)，則電平比較器132的輸出快速從L變?yōu)镠，若存儲器單元10 為高電阻狀態(tài)，則緩慢從L變?yōu)镠。并且，計數(shù)器134在開關控制信號為‘H’的期間，被復位為零，在開關控制信號為‘L’且來自電平比較器132的輸入為‘L’時，根據(jù)向計數(shù)器134輸入的時鐘(未圖示)周期而累加計數(shù)(count up)。另外，當然，用規(guī)定的上限值來限制計數(shù)器 134，以使值不溢出。圖5(e)示出了這樣的計數(shù)器134的動作。如圖5(e)所示，在計數(shù)器134的計數(shù)器值的輸入B剛剛變化為‘L’后開始累加計數(shù)，可以得知，在存儲器單元10 為LR時計數(shù)值固定為‘15’，在存儲器單元10 為HR時，計數(shù)值固定為‘35’。此外，Ref計數(shù)器值保持電路133根據(jù)來自控制器103的設定，保持作為對存儲器單元10 的高電阻和低電阻進行判斷的閾值的值(Ref計數(shù)器值)，并將所保持的Ref計數(shù)器值輸出到比較器135。比較器135比較計數(shù)器134的計數(shù)器值(a)和Ref計數(shù)器值保持電路133所保持的Ref計數(shù)器值(b)，若a > b，則判斷為存儲器單元10 是高電阻狀態(tài)， 向輸出A輸出‘L’，ga<b，則判斷為存儲器單元10 是低電阻狀態(tài)，向輸出A輸出‘H’。 圖5(d)中，由于ref計數(shù)器值為‘20’，所以如圖5(f)所示，可以得知，對應于此，對于輸出 A，按照控制器103的數(shù)據(jù)取入定時，在LR時輸出‘H’，在HR時輸出‘L’。另外，圖5(d)中例示的Ref計數(shù)器值保持電路133所保持的Ref計數(shù)器值(‘20’)及圖5(e)中例示的計數(shù)器134的計數(shù)器值(‘15’、‘35’ )并不限于該值，當然會由于計數(shù)器134的計數(shù)時鐘頻率、電容器137的值、以及參考電壓Vrefl、Vref2的設定值、存儲器單元的電阻值的偏差等而發(fā)生變化。如上所述，向進行讀出的存儲器單元10 施加的電壓電平的放電時間根據(jù)存儲器單元105a(更嚴格來說是電阻變化型元件106)的電阻值而不同，靈敏放大器102利用這一點而讀出存儲器單元10 的電阻狀態(tài)。結果，向輸出A輸出與電阻狀態(tài)相應的2值數(shù)字邏輯值，將更詳細的與電阻值相當?shù)挠嫈?shù)器值以時鐘周期的分辨率而輸出到輸出B。輸出B 的值用于驗證追加寫入，關于細節(jié)在后面描述。圖1(a)和圖1(b)中，為了使說明簡單而例示了存儲器單元為1個的基本結構。但是，實際上，本發(fā)明可以作為按陣列狀配置了多個存儲器單元的非易失性存儲裝置來實現(xiàn)。 使用圖6來說明其具體例和對選擇單元的寫入方法。圖6是表示具有具體的陣列結構的存儲器單元的非易失性存儲裝置300的一個結構的框圖。如圖6所示，本實施方式的非易失性存儲裝置300在半導體基板(未圖示)上具有存儲器主體部301。該存儲器主體部301具備存儲器單元陣列302、行選擇電路/驅(qū)動器303、列選擇電路304、用于進行信息的寫入的寫入電路101、以及如上所說明的那樣檢測選擇存儲器單元的電阻值并判定為數(shù)據(jù)“1”或“0”的靈敏放大器102。此外，非易失性存儲裝置300還具備電源控制電路308，生成向存儲器單元寫入數(shù)據(jù)所需的多個電源；地址輸入電路309，接受從外部輸入的地址信號；控制電路310，根據(jù)從外部輸入的控制信號，控制存儲器主體部301的動作；以及數(shù)據(jù)輸入輸出電路307，進行輸入輸出數(shù)據(jù)的輸入輸出處理。其中，附圖標記與圖1(a)等同則表示相同的功能塊。S卩，圖6中的電源控制電路 308、地址輸入電路309、控制電路310和數(shù)據(jù)輸入輸出電路307加在一起相當于圖1(a)的控制器103。此外，圖6的行選擇電路/驅(qū)動器303相當于圖1(a)的柵極電壓驅(qū)動器109， 圖6的列選擇電路304相當于圖1 (a)的開關電路104。存儲器單元陣列302具備形成在半導體基板上，且在與半導體基板表面大致平行的第1平面內(nèi)形成為沿第1方向彼此平行地延伸的多個第1布線(圖6的例子中，是字線WL0、WL1、WL2、…。下面，為了說明方便，稱作“字線WL0、WL1、WL2、...”。)；在與第1平面平行的第2平面內(nèi)，形成為沿第2方向彼此平行地延伸且與第1布線立體交叉的多個第 2布線(圖6的例子中，是位線見0、81^1、81^2、…。下面，為了說明方便，稱作“位線BL0、 BL1、BL2、...，，。)；以及設置在這些字線WiK WLl、WL2、...和位線BLO、BL1、BL2、…的各個立體交叉點上的存儲器單元] 211、]\1212、]\1213、]\1221、]\1222、]\1223、]\1231、]\1232、]\1233(以下表示為“存儲器單元M211、M212、···”)。各個存儲器單元M211、M212、…具備圖1(a)所示的存儲器單元10 ，字線Wi) JLl JL2、…與各個存儲器單元M211、M212、…中含有的選擇晶體管(以下還僅稱作“晶體管”)Til、T12、T13、T21、T22、T23、T31、T32、T33、…(以下表示為“晶體管T11、T12、…”)的柵極連接，位線BL0、BL1、BL2、…與各個存儲器單元 M211、M212、…所具有的存儲器單元10 的一端連接。電阻變化型元件106在存儲器單元M211、M212、…內(nèi)作為非易失性存儲元件而動作。由于存儲器單元M211、M212、…由1個晶體管和1個電阻變化型元件106構成，所以稱作ITlR型存儲器單元。此外，存儲器單元陣列302具備與字線Wi)、ffLl、ffL2、…平行排列的多個板極線(plate line)PL0、PLl、PL2、…。板極線PL0、PL1、PL2、…與各個存儲器單元M211、M212、…所具有的存儲器單元10 的另一端連接。這里，存儲器單元M211、M212、…中含有的非易失性存儲元件如前所述，具有含有缺氧型鉭氧化物的電阻變化層。更具體來說，具備圖2所示的電阻變化型元件106的下部電極124、上部電極128和電阻變化層126。通過使用了 η溝道MOS晶體管的例子表示圖6的存儲器單元陣列302中的選擇晶體管Til、Τ12、Τ13、…。這些晶體管Til、Τ12、Τ13、…的漏極經(jīng)由電阻變化型元件與位線BLO連接，晶體管Τ21、Τ22、Τ23、…的漏極經(jīng)由電阻變化型元件與位線BLl連接，晶體管 Τ31、Τ32、Τ33、…的漏極經(jīng)由電阻變化型元件與位線BL2連接。此外，晶體管Τ11、Τ21、Τ31、…的柵極與字線Wi)連接，晶體管Τ12、Τ22、Τ32、... 的柵極與字線WLl連接，晶體管Τ13、Τ23、Τ33、…的柵極與字線WL2連接。并且，晶體管Τ11、Τ21、Τ31、…的源極與板極線PLO連接，晶體管Τ12、Τ22、Τ32、... 的源極與板極線PLl連接，晶體管Τ13、Τ23、Τ33、…的源極與板極線PL2連接。另外，上述漏極和源極的關系僅為了說明上的方便而定義，當然可根據(jù)施加方向來進行替換。地址輸入電路309在控制電路310的控制下，從外部電路(未圖示)接受地址信號，并根據(jù)該地址信號將行地址信號輸出到行選擇電路/驅(qū)動器303，并且將列地址信號輸出到列選擇電路304。這里，地址信號是表示多個存儲器單元Μ211、Μ212、…中所選擇的特定存儲器單元的地址的信號。此外，行地址信號是表示地址信號所示的地址中的行地址的信號，列地址信號是表示地址信號所示的地址中的列地址的信號。另外，行選擇電路/驅(qū)動器303和列選擇電路304構成選擇電路，從存儲器單元陣列302中選擇作為寫入或讀出的對象的至少一個存儲器單元。在信息的寫入周期中，控制電路310根據(jù)輸入到數(shù)據(jù)輸入輸出電路307的輸入數(shù)據(jù)，將指示寫入用電壓的施加的寫入信號輸出到寫入電路101。另一方面，在信息的讀出周期中，控制電路310將指示讀出動作的讀出信號輸出到靈敏放大器102和列選擇電路304。行選擇電路/驅(qū)動器303接受從地址輸入電路309輸出的行地址信號，并根據(jù)該行地址信號，選擇多個字線mi)、WLl、ffL2、…中的某一個，對該選出的字線施加規(guī)定的電壓。此外，列選擇電路304接受從地址輸入電路309輸出的列地址信號，并根據(jù)該列地址信號，選擇多個位線BL0、BL1、BL2、…中的某一個，對該選出的位線施加寫入用電壓或讀出用電壓。此時，電源控制電路308根據(jù)施加方向，生成接地電平(GND、0V)或規(guī)定的施加電壓(Vh、VI、VhLow、VlLow)并選擇性輸出，并且根據(jù)需要使電壓可變。寫入電路101根據(jù)從控制電路310輸出的寫入指令，向所有位線和板極線施加規(guī)定的電位，或?qū)?jīng)由列選擇電路304選出的位線施加寫入用電壓的脈沖。此外，靈敏放大器102是對上述選擇了讀出周期的存儲器單元進行讀出的讀出電路的一例，根據(jù)施加的讀出電壓進行放電的時間差，判定為數(shù)據(jù)“1”或“0”。結果，將得到的輸出數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入輸出電路307輸出到外部電路。另外，在上述結構例中，源極線(板極線)與字線平行配置，但也可以與位線平行配置。此外，可以構成為，源極線作為板極線而向所連接的晶體管提供共通電位，但也可以構成為，具有與行選擇電路/驅(qū)動器同樣結構的源極線選擇電路/驅(qū)動器，用不同的電壓 (還包含極性)來驅(qū)動所選出的源極線和非選擇的源極線。[非易失性存儲裝置的現(xiàn)有方式的動作例]接著，參考圖7所示的時序圖，說明在通過現(xiàn)有技術來寫入信息的情況下的寫入周期、和讀出所寫入的信息的情況下的讀出周期中的非易失性存儲裝置300的動作例。圖7是表示在本發(fā)明的非易失性存儲裝置300中、現(xiàn)有方式的寫入動作和讀出動作的一例的時序圖。這里，分別表示出對電阻變化層126為HR狀態(tài)的情況分配了信息“0”、 對LR狀態(tài)的情況分配了信息“1”時的動作例。此外，為方便說明，僅表示出對存儲器單元 M211和M222進行信息的寫入和讀出的情況。圖7中，電壓Vh表示電阻變化型元件106的電阻狀態(tài)從LR電阻變化為HR所需的存儲器單元兩端的脈沖電壓值。電壓Vl表示電阻變化型元件106的電阻狀態(tài)從HR電阻變化為LR所需的存儲器單元兩端的脈沖電壓值。并且，在讀出時，施加絕對值比改寫電壓 (Vh、Vl)低的作為讀出電壓的電壓Vrefl。此外，根據(jù)施加方向，從寫入電路10向板極線供給電壓Vl或GND，根據(jù)寫入、讀出的模式的切換需要，將各位線、板極線充電為電壓Vh、Vll 或Vrefl，或放電為GND。在對存儲器單元M211的寫入周期中，如圖7的“訪問M211寫入‘0’”所示，通過寫入電路101將位線BLO和板極線PLO預先設為GND電平。并且，將字線Wi)施加為電源電壓VDD，M211的晶體管Tll變?yōu)閷顟B(tài)，并將脈沖寬度為tp和脈沖電壓為Vh的脈沖施加給位線BL0。由此，在脈沖寬度tp期間向存儲器單元M211施加寫入信息“0”的情況下的高電阻化電壓(Vh)，結果，存儲器單元M211的電阻變化層變?yōu)楦唠娮?HR化)。S卩，向存儲器單元M211寫入了信息“0”。此時的施加狀態(tài)的示意圖作為“施加狀態(tài)A”而表示在圖7下
17部的左邊，可知從第2電極層向第1電極層流過電流。接著，在對存儲器單元M222的寫入周期中，如圖7的“訪問M222寫入‘1’”所示， 通過寫入電路101，預先在周期最初當全部字線為OV時，還包含非選擇的位線、板極線而充電為電壓Vl后，向字線WLl施加電源電壓VDD的電壓，晶體管T22變?yōu)镺N狀態(tài)。并且，向所選擇的位線施加電壓按Vl — OV — Vl變化的脈沖寬度為tp的脈沖，由此，向存儲器單元 M222施加寫入信息“1”的情況下的低電阻化電壓(Vl)。結果，存儲器單元M222的電阻變化層變?yōu)榈碗娮?LR化)。即，向存儲器單元M222寫入了信息“1”。另外，在字線從電源電壓VDD變?yōu)镺V而停止施加、選擇晶體管T22變?yōu)镺FF狀態(tài)后的周期結束時，充電為電壓Vl 的各線放電到0V。該周期中的施加狀態(tài)的示意圖作為“施加狀態(tài)B”而表示在圖7的下部的右邊，可知從第1電極層向第2電極層流過電流。在對存儲器單元M211的讀出周期中，如圖7的“訪問M211讀出‘0’”所示，為了使晶體管Tll為ON狀態(tài)，將規(guī)定的電壓施加給字線札0，通過列選擇電路304將存儲器單元M211與靈敏放大器102連接，根據(jù)其定時，將振幅比寫入時的脈沖小且不使存儲器單元的電阻狀態(tài)變化的讀出用電壓Vrefl施加給位線BL0，如已描述的那樣，在施加規(guī)定的期間后，按照由靈敏放大器102中具有的電容器137和存儲器單元的電阻值所決定的時間常數(shù)來放電。由于存儲器單元M211在之前的寫入中被設置為HR，所以放電需要長時間，計數(shù)器 134進行計數(shù)直到比圖4的靈敏放大器102的Ref計數(shù)器值保持電路133所保持的Ref計數(shù)器值大的值，所以比較器135輸出信息“0”。接著，在對存儲器單元M222的讀出周期中，如圖7的“訪問M222讀出‘0’”所示，將與之前的對存儲器單元M211的讀出周期同樣的電壓施加給字線WL1，通過列選擇電路304 將存儲器單元M222與靈敏放大器102連接，并根據(jù)其定時，將讀出用的電壓Vrefl施加給位線BL1，在施加規(guī)定的期間后，按照由靈敏放大器102中具備的電容器137和存儲器單元 M222的電阻值所決定的時間常數(shù)來放電。由于存儲器單元M222在之前的寫入中被設置為 LR，所以放電在短時間完成，計數(shù)器134只計數(shù)到比圖4的靈敏放大器102的Ref計數(shù)器值保持電路133所保持的Ref計數(shù)器值小的值，所以比較器135輸出信息“1”。另外，當然，在這些讀出周期中，將OV(接地電平)從寫入電路101供給到全部板極線和非選擇的位線。接著，說明本發(fā)明的非易失性存儲裝置300為了得到高可靠性而進行的驗證 (Verify)追加寫入。通常在復原所存儲的2值數(shù)字數(shù)據(jù)的情況下，根據(jù)靈敏放大器102檢測的物理量比規(guī)定的閾值大還是小來進行判定。在圖4所例示出的靈敏放大器102中，如圖5所示，根據(jù)將施加給存儲器單元的電位經(jīng)由存儲器單元而進行放電的時間(計數(shù)個數(shù)) 比作為閾值的“20”大還是小，來判斷所存儲的信息是“1”還是“0”。但是，由于長期放置、 反復進行數(shù)據(jù)讀出、以及高溫放置等的應力(stress)，數(shù)據(jù)存儲中使用的電阻值的值劣化， 存儲數(shù)據(jù)的可靠性降低。所謂驗證追加寫入是指以下行為，即為了預測這樣的劣化要因而保證規(guī)定環(huán)境下的數(shù)據(jù)可靠性，控制進行寫入的電阻值，檢查是否超出(clear) 了對例如上述閾值“20”附加規(guī)定的余量后的值，若沒有超出則進行重寫。圖8表示本實施方式的驗證追加寫入的流程的一個具體例。圖8中，流程圖中，若開始(S0)，則如圖6中所說明地那樣，選擇對數(shù)據(jù)進行寫入的地址空間的初始地址的存儲器單元(Si)。并且，在“0”數(shù)據(jù)寫入中(S2中為“是”)，執(zhí)行HR寫入處理63)，在“1”數(shù)據(jù)寫入中(S2中為“否”)，執(zhí)行LR寫入處理(S6)。接著，選擇存儲器單元與靈敏放大器102連接而進行驗證的讀處理，控制器103取入與存儲器單元的電阻值相當?shù)挠嫈?shù)器值(S4或 S7)，直到該值在HR寫入中為“40”以上、在LR寫入中為“15”以下為止，重復進行寫入動作 (S5或S8中為“否”)。但是，在存儲器單元有動作問題的情況下，寫入動作沒有限度地持續(xù)， 因此將追加寫入次數(shù)的上限設為5次。若計數(shù)值超出希望的值(S5或S8中為“是”)，若存在下一地址(S9中為“否”)，而轉移到下一地址的寫入處理(S10)，若不存在(S9中“是”) 則結束(S11)。通過這樣的流程，在HR寫入中設置為“40”以上，在LR寫入中設置為“15” 以下，可實現(xiàn)對閾值“20”確保了規(guī)定余量的寫入。另外，對于同一存儲器單元在通過1次驗證動作無法滿足條件的情況下，導入如下對策也是有效的，即每當重復驗證的次數(shù)，改變寫入脈沖寬度或稍微增加寫入電壓。圖9 (a)和圖9(b)表示橫軸為地址值、縱軸為該地址的存儲器單元被寫入為HR時和被寫入為LR時的計數(shù)值的圖表，圖9(a)表示出不執(zhí)行驗證追加寫入處理的1次寫入的情況，圖9(b)表示出執(zhí)行了圖8的流程的驗證追加寫入處理的情況。從圖9(a)和圖9(b) 可以看出，在圖9(a)中發(fā)生了寫入失誤，而在圖9(b)中，能夠確認出在計數(shù)值為“15”到 “40”的期間開有明確的窗口(window)，可以得知執(zhí)行了確保了希望的檢測余量的可靠性高的數(shù)據(jù)寫入。在如上那樣的提高可靠性的非易失性存儲裝置300中，發(fā)明者們發(fā)現(xiàn)了很大的問題。使用圖10來說明該問題。圖10中，橫軸為向存儲器單元的寫入結束后的經(jīng)過時間，縱軸為每2μ S重復讀出已結束寫入的存儲器單元、并向圖4中所示的輸出B輸出的計數(shù)器值(傳感器輸出值)。即，縱軸取與所選出的存儲器單元的電阻值相當?shù)闹?，表示出計?shù)器值越大則電阻越高、越小則電阻越低。在例示的存儲器單元中，表示出執(zhí)行高電阻(HR)的寫入處理后的時間經(jīng)過。從圖中可看出，剛剛寫入后的傳感器輸出值(經(jīng)過時間IPs)為 “45”，超過作為驗證點的“40”而實現(xiàn)了希望的寫入。但是，伴隨之后的時間經(jīng)過，電阻值變動，尤其在超過500 μ s時，電阻值急劇變?yōu)榈碗娮锠顟B(tài)(LR)而傳感器輸出值劣化到“19” “20”。這樣，現(xiàn)有的寫入方式下，在最初的寫入中，在進行超出了驗證點的寫入后，電阻值變動，在由25 比特的存儲器單元構成的存儲器單元陣列中，在上述的現(xiàn)有寫入方式下，在百分之0. 1 百分之幾的存儲器單元中會產(chǎn)生相對于規(guī)定的驗證點而發(fā)生劣化的存儲器單元。根據(jù)非專利文獻1，電阻變化型元件的電阻變化由電極界面附近的電阻變化層的氧化還原反應引起，鑒于該電阻變化的機理，本發(fā)明者們對前述現(xiàn)象進行了如下推測。[電阻值急速劣化的原因的推測]本發(fā)明者們假定為，在電極界面附近發(fā)生的氧化還原反應引起的電阻變化現(xiàn)象在電極和電阻變化層之間的邊界面附近沒有全部均勻地發(fā)生，有時氧化還原反應的程度會產(chǎn)生局部性偏差。若基于該假設，則在電阻變化元件的電阻值變動的情況下，例如在HR化(氧化)時，在電極和電阻變化層之間的邊界面附近會產(chǎn)生不充分的氧化區(qū)域，在LR化(還原) 時會產(chǎn)生不充分的還原區(qū)域，從而會產(chǎn)生耐應力性極弱的區(qū)域。這還會引起該局部區(qū)域的激活能低。因此，可以認為會發(fā)生以下現(xiàn)象，即即使采用電壓比寫入時低的讀出電壓，電阻值也會劣化，或者因短時間的放置而電阻值變化。若根據(jù)這種假設，則解決前述現(xiàn)象的問題的手段在于，消除氧化還原的局部性偏差，使得在電極和電阻變化層之間的邊界面附近均勻地發(fā)生氧化還原反應。這樣，即使發(fā)生耐應力性弱的局部性區(qū)域，通過一些重寫來校正有問題的區(qū)域也就可以了。例如將通常的HR化所需的正極性的電壓值(Vh)的脈沖設作HR脈沖，將通常的LR化所需的負極性的電壓值(Vl)的脈沖設作LR脈沖，首先考慮HR化。為了進行HR化而施加HR脈沖，使得即使將存儲器單元變化為高電阻狀態(tài)，也會發(fā)生HR化(氧化)不充分的局部性HR問題區(qū)域。關于該HR問題區(qū)域，根據(jù)上述假設，僅通過施加電壓(例如1/2V1)比LR脈沖小的負極性脈沖(以后稱作“高電阻化時的反極性脈沖(a reverse polarity pulse for HR change)而使 HR 問題區(qū)域 LR 化。但是，由于 HR 問題區(qū)域之外的正常區(qū)域為希望的氧化狀態(tài)，所以不會由于電平低的高電阻化時的反極性脈沖而發(fā)生充分的低電阻化。這樣，可以預測，在有選擇地僅將HR的問題區(qū)域LR化后，若再次施加HR脈沖，則僅向已LR化的HR問題區(qū)域集中執(zhí)行重寫，所有的區(qū)域都統(tǒng)一成為正常的寫入?yún)^(qū)域。此外，同樣地，為了進行LR化而施加LR脈沖，使得即使將存儲器單元變化為低電阻狀態(tài)，也會發(fā)生LR化(還原)不充分的局部性LR問題區(qū)域。關于該LR問題區(qū)域，根據(jù)前述假設，僅通過施加電壓(例如l/2Vh)比HR脈沖小的正極性脈沖(以后稱作“低電阻化時的反極性脈沖(a reverse polarity pulse for LR change)而將LR的問題區(qū)域HR化。 但是，由于LR問題區(qū)域之外的正常區(qū)域為希望的還原狀態(tài)，所以不會由于電平低的低電阻化時的反極性脈沖而發(fā)生充分的高電阻化。這樣，能夠預測，在有選擇地僅將LR問題區(qū)域 HR化后，若再次施加LR脈沖，則僅向已HR化的LR問題區(qū)域集中執(zhí)行重寫，所有的區(qū)域都統(tǒng)一成為正常的寫入?yún)^(qū)域。根據(jù)以上預測，進行如下實驗。〈實驗例1>首先，使用圖11(a)和圖11(b)來說明本發(fā)明第1實施方式的寫入方法的一例。 與圖7中的例示相同，以向圖6的存儲器單元陣列的M211的存儲器單元寫入為例來加以說明。并且，圖11(a)表示使存儲器單元為高電阻狀態(tài)(HR化)的寫入方法，圖11(b)表示成為低電阻狀態(tài)(LR化)的寫入方法。根據(jù)這些圖可知，1次寫入周期由3個步驟來執(zhí)行。此外，圖11(a)和圖11(b)中示出了“M211兩端電位差”，但為了將使電流對存儲器單元沿圖1 的箭頭108流過的施加方向作為正極性施加來表現(xiàn)該波形，從而示出了設板極線的電位為 OV時的波形。如圖11(a)可知，HR化的寫入方法中，在“第1步驟”中施加通常的電壓振幅為Vh的HR脈沖，在“第2步驟”中施加振幅比通常的LR脈沖(振幅為VI)小的高電阻化時的反極性脈沖電壓(VILow)，并且，在“第3步驟”中再次施加電壓振幅Vh的HR脈沖。并且，如圖11(b)所示，在LR化的寫入方法中，在“第1步驟”中施加通常的電壓振幅為Vl的 LR脈沖，在“第2步驟”中施加振幅比通常的HR脈沖(振幅為Vh)小的低電阻化時的反極性脈沖電壓(VhLow)，并且，在“第3步驟”中再次施加電壓振幅Vl的LR脈沖。這樣，根據(jù)圖11(a)和圖11(b)的寫入方法，有選擇地對上述那樣的執(zhí)行了暫時寫入時發(fā)生的問題區(qū)域進行復位，能夠再次執(zhí)行重寫的行為。接著，實際進行了現(xiàn)有寫入方式和上述新寫入方式的比較實驗，所以說明其結果。 具體而言，對通過現(xiàn)有寫入方式將圖7的脈沖寬度tp替換為50ns和500ns而進行兩種HR 寫入時的問題比特數(shù)、與通過本發(fā)明的新寫入方式將圖11(a)和圖11(b)的脈沖寬度tpl、 tp2、tp3替換為50ns和500ns而進行兩種HR寫入時的問題比特數(shù)進行測定及比較。在圖 12中表示該測定結果。圖12中，橫軸表示在向各存儲器單元進行寫入后進行讀出、并向此時的圖4的靈敏放大器的輸出B輸出的計數(shù)器值。并且，縱軸取未達到各計數(shù)器值的比特數(shù)的累積數(shù)。此外，圖12的縱向虛線示出HR寫入時的驗證點即“40”的線。圖12的粗實線(i)示出現(xiàn)有寫入方式中寫入脈沖寬度(tp)為50ns、脈沖振幅(Vh)為2. 4V時的比特分布。虛線(ii)示出本發(fā)明的寫入方式中寫入脈沖寬度(tpl、tp2、tp3)為50ns、脈沖振幅 (Vh)為2. 4V、脈沖振幅(VlLow)為1. 2V時的比特分布。圖12的單點劃線(iii)示出在現(xiàn)有寫入方式中寫入脈沖寬度(tp)為500ns、脈沖振幅(Vh)為2. 4V時的比特分布。細實線 (iv)示出本發(fā)明的寫入方式中寫入脈沖寬度(tpl、tp2、tp3)為500ns、脈沖振幅(Vh)為 2.4V、脈沖振幅(VlLow)為1.2V時的比特分布。根據(jù)這些圖12所示的4條線可知，在同一脈沖寬度條件下本發(fā)明的寫入方式改善并減少了低于驗證點的比特數(shù)。在脈沖寬度為50ns 的現(xiàn)有寫入條件下有約100比特的不良比特，但在本發(fā)明的寫入條件下改善到約40比特， 在脈沖寬度為500ns的現(xiàn)有寫入條件下有20比特的不良比特，但在本發(fā)明的寫入條件下改善到大致為0。這樣，在現(xiàn)有寫入條件下，雖通過增大脈沖寬度而使問題比特減少，但若施加本發(fā)明的高電阻化時的反極性脈沖，則得到進一步的改善效果。另外，為了滿足比較實驗的公平性，關于圖12的(i)和(iii)的現(xiàn)有寫入條件，將寫入處理次數(shù)設為3次，并使向存儲器單元的總寫入時間與作為比較對象的(ii)和(iV) 相同。即，在以相同時間對存儲器單元進行了寫入處理的情況下，可以得知本發(fā)明的寫入方法能夠減少問題比特。如上所述，在高電阻化中，通過圖11(a)所示的本發(fā)明的寫入方法能夠確認出，能夠改善在寫入后的短時間中存儲器單元向低電阻側變化、越過驗證點這樣的劣化現(xiàn)象。同時確認出，在低電阻化中，通過圖11(b)的寫入方法，對于在寫入后的短時間中存儲器單元向高電阻化變化、越過驗證點這種反向的劣化現(xiàn)象，也能得到同樣的改善效果?！醋冃卫到又f明本發(fā)明的寫入方式的變形例。最基本的寫入的基本模式(pattern)由圖 11(a)和圖11 (b)所示的3個步驟進行，但通過脈沖寬度及第2步驟中進行的反向施加的電壓振幅值等的組合，可以考慮多種模式。S卩，對于圖11(a)和圖11(b)的第1步驟的脈沖振幅和脈沖寬度，第2步驟的脈沖寬度有“寬、窄、相同”3個條件，第3步驟的脈沖振幅有“大、 小、相同”及“寬、窄、相同”6個條件，所以這些組合分別對于高電阻化寫入和低電阻化寫入有1X3X6的18種。圖13(a) 圖13(d)表示在發(fā)明者們研究的變形例中、比基本模式更具有改善效果的模式。另外，圖13(a) 圖13(d)所標記的模式通過以圖11(a)和圖11(b)中的“M211 兩端電位差”的標記為依據(jù)的波形來表示。向?qū)嶋H的字線、位線、板極線的施加方法參照圖 11(a)和圖11(b)的例子來進行施加。此外，示例僅表示了 HR寫入周期，但關于LR寫入周期，參照圖11(b)的例子，使“M211兩端電位差”的波形上下相反來進行施加即可，所以能夠容易地類推從而進行了省略。圖13(a)是本發(fā)明的標準性的基本模式，與已經(jīng)在圖11(a)中所示的相同。即，在 HR化寫入的情況下，在第1步驟中以作為寫入方向的正極性來施加通常的振幅電平Vh(例如，2. 4V)的脈沖，在第2步驟中以作為相反的寫入方向的負極性來施加比通常的振幅電平 Vl (例如，-2. 4V)小的VlLow (例如，-1. 2V)，在第3步驟中再次施加作為通常寫入的正極性的振幅電平VW2.4V)的脈沖，從而完成1個周期的寫入處理。此時，各步驟中的脈沖寬度
21在這里全部都為相同的50ns。依據(jù)該基本模式來說明圖13(b)所示的模式1。圖13(b)的模式1與基本模式相比不同點在于，第1和第3步驟的脈沖寬度比第2步驟的脈沖寬度寬。該圖13(b)中，脈沖寬度tpl和脈沖寬度tp3例示為200ns、脈沖寬度tp2例示為50ns。接著，說明圖13(c) 所示的模式2。圖13(c)的模式2與基本模式相比不同點在于，第2步驟的脈沖寬度比第1 和第3步驟的脈沖寬度寬。該圖13(c)中，脈沖寬度tpl和脈沖寬度tp3例示為50ns、脈沖寬度tp2例示為200ns。接著，說明圖13(d)所示的模式3。圖13(d)的模式3與基本模式相比不同點在于，步驟數(shù)從3個步驟變?yōu)?個步驟，各偶數(shù)步驟中執(zhí)行的反寫入脈沖的振幅電平階梯性地變小。在該圖13(d)中，作為反寫入脈沖的振幅電平，用VlLowl(-1.3V)、 VlLow2(-l. 2V)、VlLow3(-l. IV)、VlLow4(-l. 0V)加以了例示。另外，圖 13(a) 圖 13(d) 中明確標記了具體的電壓值及脈沖寬度，但這用來使與上述圖12的實驗結果的對比變得容易，并不限于這些值。特別是，模式3的步驟數(shù)、VlLow的振幅電平階梯性地變小時的變化量、以及其開始振幅電平和結束振幅電平的值，可根據(jù)存儲器單元的性能和非易失性存儲裝置的性能要求而變化。圖14表示將圖13(a) 圖13(d)所示的各模式應用于圖8的流程的寫入方法的實驗結果。圖14的縱軸表示未達到驗證點的不良比特數(shù)，表現(xiàn)出各寫入方法的不良比特數(shù)。 在沒有進行本發(fā)明的寫入方式時，在證比特中約有100比特的問題比特，但通過圖13(a) 的基本模式的寫入，降低到41比特。關于這點也示出在圖12中。并且，在模式2中降低到 34比特，在模式1中降低到13比特、在模式3中降低到4比特?？梢钥闯雠c如圖12所說明的那樣將脈沖寬度設為500ns時大致相同程度的改善效果。若將用來切換正極性的脈沖和負極性的脈沖所需的時間設為例如10ns，則在脈沖寬度(tp)為500ns的基本模式中，1個寫入周期完成需要1530ns，與此相對，模式3中通過540ns完成。即，能夠通過更短周期的寫入動作得到同樣的改善效果，對于要求數(shù)據(jù)的寫入傳送速度的非易失性半導體裝置來說更為優(yōu)選。模式3中，一邊階梯性地減小第2步驟中的反寫入脈沖的振幅電平一邊重復第 1步驟和第2步驟，由此，在電阻變化型元件中，僅對氧化(HR化)不充分的局部性HR問題區(qū)域重復進行寫入，而不對充分進行了氧化(HR化)的局部性正常區(qū)域帶來影響，從而可預測出問題比特慢慢減少。另外，脈沖寬度和各脈沖電壓由于樣品的制造條件、單元尺寸等而不同，所以，據(jù)此來適宜地進行選擇，并且對于寫入模式也適宜地選擇使問題比特最少的模式。特別是， 關于電壓VhLow、電壓VILow，若根據(jù)圖3的電阻變化型元件的特性來說，優(yōu)選為，采用電阻變化開始的電壓附近的電壓、或與此相比稍微增減的電壓。特別是，關于模式3中使電壓 VlLow階梯性地減小的電壓值，當設為LR化開始的1. IV附近時，也從1. 3V到1. OV中選擇， 從而得到問題比特最少的結果?？梢哉J為這是由于存儲器單元陣列內(nèi)的各單元的特性相對于圖3的特性有些偏差而最佳電壓不同。另外，圖13(a) 圖13(d)和圖14表示了關于HR寫入的實驗例，關于LR寫入也得到了表示同樣傾向的實驗結果。即，LR寫入中，基本模式、模式1、模式2和模式3相當于將圖13(a) 圖13(d)中的波形的極性反轉后的模式，不良比特數(shù)的減少效果按從大到小的順序依次為模式3、模式1、模式2、基本模式。圖15是表示本發(fā)明的LR寫入的效果的圖。這里，繪制了對25 比特存儲器單元重復進行驗證追加寫入(伴隨驗證的LR寫入)的情況下的失敗(fail)比特數(shù)量的轉變。 即，橫軸表示驗證追加寫入的次數(shù)，縱軸表示失敗比特的數(shù)量?！艾F(xiàn)有的LR寫入驗證”的繪制(用X表示)表示現(xiàn)有方法的LR寫入(S卩，在1次LR寫入中僅施加1次負極性電壓Vl 的脈沖的方法)的實驗結果，“本發(fā)明的LR寫入驗證”的繪制(用涂黑的四邊形表示)表示本發(fā)明的LR寫入(即，在1次LR寫入中，使負極性電壓Vl的脈沖、正極性電壓VhLow的脈沖、負極性電壓Vl的脈沖以該順序來施加的方法)的實驗結果。由該圖15可知，與現(xiàn)有LR寫入驗證方法相比，根據(jù)本發(fā)明的LR寫入驗證方法，失敗比特數(shù)大大減少。此外，在現(xiàn)有的方法中，即使重復進行驗證追加寫入，失敗比特數(shù)也幾乎不變，與此相對，根據(jù)本發(fā)明的方法，通過重復進行驗證追加寫入，失敗比特數(shù)大大減少。如上所述，根據(jù)圖14所示的本發(fā)明的HR寫入驗證的效果、以及圖15所示的本發(fā)明的LR寫入驗證的效果，可以導出以下內(nèi)容。在電阻變化型元件具有施加第1電壓(高電阻化電壓Vh或低電阻化電壓VI)的脈沖后從用于第1信息(“1”或“O”)的存儲的第1電阻狀態(tài)(LR或HR)變?yōu)橛糜诘?信息(“O”或“1”)的存儲的第2電阻狀態(tài)(HR或LR)、施加極性與第1電壓(Vh或VI)不同的第2電壓(VI或Vh)的脈沖后從第2電阻狀態(tài)(HR或LR)變?yōu)榈?電阻狀態(tài)(LR或HR) 的特性的情況下，以下的寫入方法是有效的。S卩，在使存儲器單元(更嚴格來說是電阻變化型元件)從作為第1電阻狀態(tài)的一例的LR狀態(tài)變?yōu)樽鳛榈?電阻狀態(tài)的一例的HR狀態(tài)時，如圖16(a)的HR寫入的示意圖所示，對于電阻變化型元件，通過至少包含第1步驟、第2步驟和第3步驟的基本模式的寫入方法，與現(xiàn)有的寫入方法相比，可減少問題比特數(shù)，其中，第1步驟施加第1電壓(Vh)的正脈沖，之后，第2步驟施加電壓的絕對值比第2電壓(Vl)小且極性與第2電壓(Vl)相等的第3電壓(VlLow)的負脈沖，再之后，第3步驟再次施加第1電壓(Vh)的正脈沖。此時所設想的機理如圖16(a)的下部所示。即，通過第1步驟中的正脈沖，將電阻變化型元件變?yōu)?HR狀態(tài)，但發(fā)生氧化(HR化)不充分的局部性HR問題區(qū)域，通過第2步驟中的負脈沖，僅使該HR問題區(qū)域被LR化，通過第3步驟中的正脈沖，僅對已LR化的HR問題區(qū)域集中執(zhí)行重寫，結果，可以預想為將所有區(qū)域統(tǒng)一變?yōu)檎５膶懭雲(yún)^(qū)域。另一方面，在使存儲器單元(更嚴格來說是電阻變化型元件)從作為第1電阻狀態(tài)的一例的HR狀態(tài)變?yōu)樽鳛榈?電阻狀態(tài)的一例的LR狀態(tài)時，如圖16(b)的LR寫入周期的示意圖所示，對于電阻變化型元件，通過至少包含第1步驟、第2步驟和第3步驟的基本模式的寫入方法，與現(xiàn)有的寫入方法相比，可減少不良比特數(shù)，其中，第1步驟施加第1電壓(Vl)的負脈沖，之后，第2步驟施加電壓的絕對值比第2電壓(Vh)小且極性與第2電壓 (Vh)相等的第3電壓(VhLow)的正脈沖，再之后，第3步驟再次施加第1電壓(Vl)的負脈沖。此時設想的機理如圖16(b)的下部所示。即，通過第1步驟中的負脈沖，電阻變化型元件變?yōu)長R狀態(tài)，但發(fā)生還原(LR化)不充分的局部性LR問題區(qū)域，通過第2步驟中的正脈沖，僅使該LR問題區(qū)域HR化，通過第3步驟中的負脈沖，僅對已HR化的LR問題區(qū)域集中執(zhí)行重寫，結果，可以預想為將所有區(qū)域統(tǒng)一變?yōu)檎５膶懭雲(yún)^(qū)域。此外，作為更有效的寫入方法，根據(jù)基于模式1或模式2的寫入方法，與基于分別為同一寬度(更窄的寬度)的基本模式的寫入方法相比，可減少不良比特數(shù)，其中，模式1 中，第1電壓(Vh或VI)的脈沖寬度比第3電壓(VlLow或VhLow)的脈沖寬度寬，與此相反，第2模式中，第3電壓(VlLow或VhLow)的脈沖寬度比第1電壓(Vh或VI)的脈沖寬度寬。此外，作為其他有效的寫入方法，根據(jù)在施加第1電壓(Vh或VI)的脈沖后重復施加M2以上的整數(shù))次第3電壓(VlLow或VhLow)的脈沖、之后至少施加1次第1電壓(Vh 或VI)的脈沖的模式3，可進一步減少不良比特數(shù)。此時，優(yōu)選為，隨著重復次數(shù)的增加而第 3電壓減小(VlLow或VhLow)。另外，圖13(a) 圖13(d)所示的各種寫入方法當然可以適用于圖8所示的帶驗證的寫入。即，讀出電路(靈敏放大器102、數(shù)據(jù)輸入輸出電路307)，在寫入電路101使存儲器單元的電阻變化型元件從第1電阻狀態(tài)(LR/HR)變?yōu)榈?電阻狀態(tài)(HR/LR)時，在對電阻變化型元件至少執(zhí)行了(1)施加上述第1電壓的脈沖的第1寫入處理、和( 將上述第3電壓的脈沖和第1電壓的脈沖以該順序加以施加的第2寫入處理之后，執(zhí)行讀出處理。 并且，控制電路310控制寫入電路101和上述讀出電路，以使得重復第2寫入處理和讀出處理，直到該電阻變化型元件成為規(guī)定的電阻值(HR狀態(tài)下的電阻值/LR狀態(tài)下的電阻值) (圖8的S3 S5、S6 S8)。由此，實現(xiàn)可靠的帶驗證的寫入。如上所述，可以得知，在電阻變化型元件具有若施加第1電壓的脈沖則從用于第1 信息的存儲的第1電阻狀態(tài)變?yōu)橛糜诘?信息的存儲的第2電阻狀態(tài)、另一方面若施加極性與第1電壓不同的第2電壓的脈沖則從第2電阻狀態(tài)變?yōu)榈?電阻狀態(tài)這樣的特性的情況下，在使電阻變化型元件從第1電阻狀態(tài)變?yōu)榈?電阻狀態(tài)時，對于電阻變化型元件，至少將⑴第1電壓的脈沖、⑵電壓的絕對值比第2電壓小且極性與第2電壓相等的第3電壓的脈沖、以及C3)第1電壓的脈沖以該順序加以施加，從而可實現(xiàn)穩(wěn)定的寫入。對于第3電壓的優(yōu)選值，已經(jīng)使用圖3描述了優(yōu)選采用電阻變化開始的電壓附近、 或?qū)㈦娮枳兓_始的電壓值稍微進行增減而得到的電壓，這里，更詳細地考察第3電壓的大小。圖17中表示了與圖3不同的、向包含所選出的1個存儲器單元的串聯(lián)路徑施加了各電壓的脈沖時的電阻變化的特性。另外，電阻值的測定與圖3同樣，利用向包含存儲器單元的串聯(lián)路徑的兩端施加0. 4V的讀出電壓時流過的直流電流值而計算。此外，使用與圖3不同的存儲器單元的數(shù)據(jù)是因為，選擇了具備下述脈沖電流測定所用的測定路徑的存儲器單元。圖18繪制出，在對上述選出的存儲器單元施加了各電壓的脈沖時、在包含存儲器單元的串聯(lián)路徑中流過的脈沖電流的振幅值。對于第3電壓的絕對值的上限，需要比第2電壓的絕對值小，以使得不會使緊前 (緊挨著且位于前面)的電阻變化型元件的電阻狀態(tài)完全反轉。另一方面，為了讀取電阻變化型元件的當前電阻狀態(tài)而向電阻變化型元件施加的讀出電壓，是即使多次將讀出電壓施加給電阻變化型元件也不會改變電阻變化型元件的電阻狀態(tài)的電壓值。即，對于第3電壓絕對值的下限，至少比讀出電壓大。并且，如采用圖16(a)和圖16(b)的機理說明中所描述的那樣，優(yōu)選為，至少是在電阻變化型元件的一部分中可使電阻狀態(tài)向反轉方向變化所需要的電壓以上。例如，當前若假定首先進行圖3所示的將電阻變化型元件從低電阻狀態(tài)變?yōu)楦唠娮锠顟B(tài)的寫入的情形，作為第3電壓，優(yōu)選為，小于緊前的電阻變化元件的電阻狀態(tài)(這里是低電阻狀態(tài))發(fā)生完全反轉的電壓(這里是2. 4V)，并且，在電阻變化型元件的電阻狀態(tài)開始反轉所需要的電壓(這里是1. OV)以上。圖17中也觀測到同樣的變化。這樣，在從低電阻狀態(tài)變?yōu)楦唠娮锠顟B(tài)的情況下，使第3電壓值的條件與電阻值的變化量相關聯(lián)則理解變得容易。例如，在圖3中，在施加0.9V時為IOJkQ的低電阻狀態(tài)的電阻值，
24在施加1. OV時變化5%而變?yōu)?0. ΑΩ，在施加1. IV時變化15%而變?yōu)?1.8kQ。同樣， 在圖17中，在施加0.9V時為11. Ω的電阻狀態(tài)的電阻值，在施加1.0V時變化9%而變?yōu)?13kQ，在施加1. IV時，變化四％而變?yōu)?5.4kQ。并且，由于電阻的變化量從低電阻狀態(tài)的約IOkQ向高電阻狀態(tài)的約IOOkQ變化，所以從低電阻狀態(tài)向高電阻狀態(tài)的電阻變化的幅度約為90kQ左右?？煽康爻^作為上述電阻變化幅度的一半的4 Ω變化的電壓(雖然值會暫時降低但仍超過4 Ω變化的電壓)是圖3中施加電壓達到1. 8V的點。同樣，可靠地超過作為上述電阻變化幅度的一半的變化的電壓(雖然值會暫時降低但仍超過45k Ω變化的電壓)是圖17中施加電壓達到1.6V的點。并且，在得到圖12和圖14的數(shù)據(jù)的實驗中，即使將這些電壓值選作第3電壓的值也沒有效果。根據(jù)以上所述，作為從低電阻狀態(tài)向高電阻狀態(tài)變化時的第3電壓的條件，其下限是使電阻值至少變化5%以上的電壓，其上限在可靠地變化規(guī)定的電阻變化幅度的1/2所需的電壓值以下。接著，考察從高電阻狀態(tài)向低電阻狀態(tài)變化的情形。例如，當前若假定進行圖3 所示的使電阻變化型元件從高電阻狀態(tài)向低電阻狀態(tài)變化的寫入的情形，則第3電壓優(yōu)選為，使緊前的電阻變化元件的電阻狀態(tài)(這里是高電阻狀態(tài))完全反轉的電壓(這里，絕對值是2.4V)以下，且電阻變化型元件的電阻狀態(tài)開始發(fā)生反轉所需的電壓(例子中，絕對值為1. IV)以上。下面說明理由。在從高電阻狀態(tài)向低電阻狀態(tài)變化的情況下，若使第3電壓值的條件與電阻值和電流值的變化量相關聯(lián)則理解變得容易。例如，圖17中施加-1. OV時為140kQ的電阻值在施加-1. IV后變?yōu)?3. ΑΩ。與此相對應，圖18的電流值中，通過施加-1. 0V，在電阻變化元件中流過25 μ A的電流，通過施加-1. IV，在元件中流過102 μ A的電流，通過施加-1. 4V，在元件中流過135 μ A的電流。并且，可以得知，通過-1.6V以下(即，絕對值是1.6V以上的負電壓)的施加，在電阻變化元件中流過的電流為150μΑ而飽和。這是因為，與電阻變化元件106串聯(lián)連接的晶體管(3端子型選擇元件107)的負載特性導致了電流限制，所以存儲器單元10 的兩端電壓即使達到-2. 4V也不會從150 μ A大幅增大(圖18中未圖示)。 并且，通過-1.6V以下(即，絕對值是1.6V以上的負電壓)的施加電壓，在得到圖15的數(shù)據(jù)的實驗中，即使選擇為第3電壓的值也沒有效果。即，在施加相當于第2電壓的-2. 4V時使流過的電流量為150 μ A時，流過作為該電流量的17%左右的25 μ A的電壓為-1.0V，流過作為150 μ A的90%的135 μ A的電壓為-1. 4V，所以作為第3電壓的絕對值，優(yōu)選為1. OV 以上，1. 4V以下。由上述可知，作為從高電阻狀態(tài)向低電阻狀態(tài)變化時的第3電壓的絕對值的條件，其下限為，流過在施加第2電壓時元件中流過的電流的17%的電流量的電壓值的絕對值以上，上限為，流過在施加第2電壓時的電流量的90 %以下的電流量的電壓值的絕對值以下。并且，作為更簡單的標準，第3電壓的絕對值可以為第2電壓的絕對值(這里是 2. 4V)以下，且為第2電壓的絕對值的一半左右(這里是1. IV)。(第2實施方式)接著，說明本發(fā)明的第2實施方式。通過第1實施方式所示的本發(fā)明的寫入方式，寫入的電阻電平變化，大大改善了在寫入為HR時向LR側變化、在寫入為LR時向HR側變化這樣的不良比特數(shù)。但是，第1實施方式所示的本發(fā)明的寫入方式中，使寫入的電平中斷這樣的比特不為零，而會很少地產(chǎn)生。在這種情況下，由圖10可知，有時電阻值變化需要經(jīng)過一定的時間(圖10的采樣例中， 發(fā)生問題現(xiàn)象需要500 μ s)。即，即使在引起變化前確認寫入的數(shù)據(jù)的電平，若存在問題也無法識別，發(fā)生無法進行驗證并執(zhí)行追加寫入的情況。為了解決這種問題，除了第1實施方式中所示的本發(fā)明的寫入方法之外，也可以在圖8所示的流程的HR寫入處理(S3)和LR寫入處理(S6)后，經(jīng)過規(guī)定的時間后，進行驗證讀處理(S4和S7)。但是，對每個比特將上述處理適用于大容量存儲器陣列的情況下，處理時間變大。圖19是說明第2實施方式的非易失性存儲裝置300a的一例的框圖。與圖6相同的標記具有相同功能。追加的方面在于寫數(shù)據(jù)緩存器500、讀數(shù)據(jù)緩存器501、屏蔽(mask) 電路502和數(shù)據(jù)比較電路503。此外，由于控制器103執(zhí)行的對非易失性存儲裝置300a的控制方式與第1實施方式不同，所以在之后加以說明。首先，預先說明上述的追加電路的動作。寫數(shù)據(jù)緩存器500是將應向存儲器單元陣列302中的MQ以上的整數(shù))個存儲器單元寫入的數(shù)據(jù)暫時貯存的電路，即，將從外部接口(未圖示)輸入的多個數(shù)據(jù)按規(guī)定的單位暫時貯存的緩存器電路。同樣，讀數(shù)據(jù)緩存器 501是將從存儲器單元陣列302中的M個存儲器單元讀出的數(shù)據(jù)暫時貯存的電路，S卩，將從存儲器單元陣列302以規(guī)定的單位讀出的多個數(shù)據(jù)暫時貯存的緩存器電路。此外，數(shù)據(jù)比較電路503是對寫數(shù)據(jù)緩存器500內(nèi)的M個存儲器單元的數(shù)據(jù)和讀數(shù)據(jù)緩存器501內(nèi)的M個存儲器單元的數(shù)據(jù)彼此進行比較并判斷是否一致的比較電路。屏蔽電路502按如下方式進行控制根據(jù)數(shù)據(jù)比較電路503的比較結果，按每個與各地址對應的比特，切換是否將寫數(shù)據(jù)緩存器500的數(shù)據(jù)執(zhí)行寫入，S卩，比較的結果為，寫入電路101僅對與不一致的地址對應的比特執(zhí)行寫入。另外，圖19的例子中，圖示了將屏蔽電路502配置在從寫數(shù)據(jù)緩存器500到寫入電路101的路徑間的結構，但不限于此?？傊灰鶕?jù)數(shù)據(jù)比較電路503的比較結果能夠控制是否執(zhí)行與寫數(shù)據(jù)緩存器500的各地址對應的數(shù)據(jù)的寫入即可，所以，屏蔽電路502也可以作為例如控制器103內(nèi)的一部分功能來進行安裝。該情況下，按與各地址對應的每個數(shù)據(jù)，控制是否執(zhí)行寫入動作本身。另外，本實施方式的控制電路310和屏蔽電路502構成控制電路，進行如下控制 控制選擇電路(行選擇電路/驅(qū)動器303和列選擇電路304)和寫入電路101，使得對存儲器單元陣列302中的對應的M個存儲器單元寫入在寫數(shù)據(jù)緩存器500中貯存的數(shù)據(jù)；控制選擇電路(行選擇電路/驅(qū)動器303和列選擇電路304)和讀出電路(靈敏放大器102)， 使得從存儲器單元陣列302中的M個存儲器單元中將數(shù)據(jù)讀出而貯存到讀數(shù)據(jù)緩存器501 中；以及，根據(jù)數(shù)據(jù)比較電路503的比較結果，控制是否將在寫數(shù)據(jù)緩存器500中貯存的數(shù)據(jù)再次重寫到對應的存儲器單元中。此外，在驗證時，通過來自控制器103的指令(未圖示)，關于圖4的靈敏放大器102的Ref計數(shù)器值保持電路133的值，在HR寫入時設定HR 用的驗證判定值(在前述例子中是40)，并將該結果的輸出A的信號輸入到讀數(shù)據(jù)緩存器 501，在LR寫入時設定LR用的驗證判定值(在前述例子中是15)，并將該結果的輸出A的信號輸入到讀數(shù)據(jù)緩存器501。此外，寫數(shù)據(jù)緩存器500和讀數(shù)據(jù)緩存器501至少分別具有緩存區(qū)域A和B這兩個區(qū)域，可以采用如下結構，即以由緩存區(qū)域A和B這兩個區(qū)域構成的寫數(shù)據(jù)緩存器500或讀數(shù)據(jù)緩存器501的各緩存區(qū)域的容量為單位一并對緩存區(qū)域A和B交替執(zhí)行寫入、驗證、追加寫入。在緩存區(qū)域有3個以上的情況下也同樣。寫數(shù)據(jù)緩存器500和讀數(shù)據(jù)緩存器501的對應的緩存區(qū)域的容量分別相等。圖10的采樣例中，問題現(xiàn)象發(fā)生并解決需要500μ S。并且，若使用例如上述的模式3，則每1單元的寫入時間約為500ns。作為將從外部輸入的數(shù)據(jù)在非易失性存儲裝置內(nèi)同時通過多個通道并行進行讀/寫，例如每個通道的1個緩存區(qū)域的容量具有問題現(xiàn)象解決的時間(500 μ s) +每1個單元的寫入時間(500ns)=緩存器容量 (1000比特)這樣的關系，若以1000比特以上的單位來實施寫入、驗證、追加寫入，則在所有存儲器單元中到執(zhí)行最初的驗證處理為止的時間必然為500 μ s以后，能夠可靠地消除問題比特，而不會漏過如上述這樣的寫入問題，從而可以提供一種充分利用了電阻變化型的非易失性存儲器的高速性和高可靠性的能力的可靠性極高的非易失性存儲裝置300a。另外，圖19的框圖中，記載了寫數(shù)據(jù)緩存器500和讀數(shù)據(jù)緩存器501分別為一個， 但也可以是，為了經(jīng)由外部接口而連續(xù)交換輸入輸出的數(shù)據(jù)，在這些緩存器內(nèi)具有由上述的容量以上構成的多個頁(page)，依次切換與外部接口進行交換的頁和進行存儲器單元陣列302的寫入和讀出的頁。進一步，也可以裝載多塊存儲器主體部301，通過并行動作而確保必要的數(shù)據(jù)傳送速度。如上所述，根據(jù)本實施方式，由于以寫數(shù)據(jù)緩存器500的容量的單位一并執(zhí)行寫入、驗證、追加寫入，通過以1比特為單位進行寫入、驗證、追加寫入，對于在剛剛寫入之后認為是正常、但是隨著之后的時間經(jīng)過而寫入值變化的、具有延遲時間的問題比特，也能夠可靠地進行數(shù)據(jù)的寫入。以上，根據(jù)實施方式、變形例和實驗例說明了本發(fā)明的非易失性存儲裝置和向非易失性存儲裝置的寫入方法，但是本發(fā)明不限于這些實施方式、變形例和實驗例。在不脫離本發(fā)明的精神的范圍內(nèi)，本領域技術人員對實施方式或變形例實施所能想到的各種變形方式而得到的方式、以及任意組合各實施方式和變形例的構成要素來實現(xiàn)的方式也包含在本發(fā)明中。例如，第1實施方式中，在HR寫入和LR寫入這兩者中，實施了如圖13所示的插入高電阻化時的反極性脈沖和低電阻化時的反極性脈沖的基于3個脈沖以上的寫入方法，但本發(fā)明不必在HR寫入和LR寫入這兩者中實施基于這3個脈沖以上的寫入方法，也可以僅在HR寫入中或僅在LR寫入中加以實施。根據(jù)電阻變化型元件的種類，僅在HR寫入中或僅在LR寫入中會產(chǎn)生問題比特，所以對于這樣的種類的電阻變化型元件，僅在產(chǎn)生問題比特的HR寫入中或LR寫入中實施本發(fā)明的基于3個步驟的寫入即可。此外，在HR寫入和LR寫入中，可以適用圖13所示的基于基本模式、模式1、模式 2和模式3中的某個模式的寫入方法，也可以在HR寫入周期和LR寫入周期中，適用不同模式的寫入方法?？紤]電阻變化型元件的特性、用于寫入的允許時間、對寫入所要求的可靠性等，適當選擇模式即可。工業(yè)實用性本發(fā)明的非易失性存儲裝置具有存儲器單元陣列，該存儲器單元陣列具備多個通過不同極性的電脈沖而在多個電阻狀態(tài)間轉移的電阻變化型元件，該非易失性存儲裝置防
27止寫入的電阻值在剛剛寫入之后的短時間內(nèi)變動而檢測余量減少，提高數(shù)據(jù)寫入動作的穩(wěn)定性和可靠性，并大幅改善考慮了存儲器單元陣列中的偏差分布后的數(shù)據(jù)檢測余量，從而擴大裝置的制造成品率和設計余量，可實現(xiàn)產(chǎn)品的成本降低，例如適用于便攜電話、數(shù)字相機等便攜設備用的非易失性存儲器。此外，向本發(fā)明的非易失性存儲裝置的寫入方法，面向具有存儲器單元陣列的非易失性存儲裝置，該存儲器單元陣列具備多個通過不同極性的電脈沖而在多個電阻狀態(tài)間轉移的電阻變化型元件，該寫入方法確保了寫入動作的穩(wěn)定性和檢測余量，可實現(xiàn)可靠性的提高，作為面向例如便攜電話、數(shù)字相機等便攜設備用的非易失性存儲器的寫入方法是有用的。符號說明IOOaUOOb,300,300a非易失性存儲裝置101寫入電路102靈敏放大器103控制器104開關電路105a、10 存儲器單元106電阻變化型元件107 3端子型選擇元件109柵極電壓驅(qū)動器110 2端子型選擇元件122(半導體)基板124下部電極126電阻變化層128上部電極130參考電壓發(fā)生電路131驅(qū)動器132電平比較器133 Ref計數(shù)器值保持電路134計數(shù)器135比較器136開關電路137電容器301存儲器主體部302存儲器單元陣列303行選擇電路/驅(qū)動器304列選擇電路307數(shù)據(jù)輸入輸出電路308電源控制電路309地址輸入電路310控制電路
28
500寫數(shù)據(jù)緩存器501讀數(shù)據(jù)緩存器502屏蔽電路503數(shù)據(jù)比較電路BL 位線PL板極線M 存儲器單元Vh 高電阻化電壓Vl 低電阻化電壓VhLow低電阻化時的反極性脈沖電壓VlLow高電阻化時的反極性脈沖電壓WL 字線LR低電阻狀態(tài)HR高電阻狀態(tài)
權利要求
1.一種非易失性存儲裝置，具備電阻變化型元件，該電阻變化型元件具有第1電極、第2電極和配置在所述第1電極和所述第2電極間的電阻變化層；以及寫入電路，向所述電阻變化型元件寫入信息； 該非易失性存儲裝置的特征在于所述電阻變化型元件具有以下特性，即若施加第1電壓的脈沖，則從用于第1信息的存儲的第1電阻狀態(tài)向用于第2信息的存儲的第2電阻狀態(tài)變化，若施加極性與所述第1 電壓不同的第2電壓的脈沖，則從所述第2電阻狀態(tài)向所述第1電阻狀態(tài)變化；所述寫入電路，在使所述電阻變化型元件從所述第1電阻狀態(tài)向所述第2電阻狀態(tài)變化時，對于所述電阻變化型元件，至少將所述第1電壓的脈沖、電壓的絕對值比所述第2電壓小且極性與所述第2電壓相等的第3電壓的脈沖、以及所述第1電壓的脈沖按所提及的順序進行施加。
2.根據(jù)權利要求1所述的非易失性存儲裝置，其特征在于 所述第3電壓的脈沖寬度比所述第1電壓的脈沖寬度寬。
3.根據(jù)權利要求1所述的非易失性存儲裝置，其特征在于 所述第1電壓的脈沖寬度比所述第3電壓的脈沖寬度寬。
4.根據(jù)權利要求1 3中任一項所述的非易失性存儲裝置，其特征在于所述寫入電路，對于所述電阻變化型元件，在施加所述第1電壓的脈沖后，在重復施加 N次所述第3電壓的脈沖之后，至少施加一次所述第1電壓的脈沖，其中，N是2以上的整數(shù)。
5.根據(jù)權利要求4所述的非易失性存儲裝置，其特征在于所述寫入電路，在所述N次的重復中，施加N次所述第3電壓的脈沖，以使得隨著重復次數(shù)的增加，所述第3電壓的絕對值減小。
6.根據(jù)權利要求1所述的非易失性存儲裝置，其特征在于 該非易失性存儲裝置還具有讀出電路，讀出所述電阻變化型元件的信息；以及控制電路，控制所述寫入電路和所述讀出電路；所述讀出電路，在所述寫入電路使所述電阻變化型元件從所述第1電阻狀態(tài)向所述第 2電阻狀態(tài)變化時，對于所述電阻變化型元件至少在執(zhí)行了以下(1)和(2)兩個處理后，執(zhí)行讀出處理，其中，⑴是施加所述第1電壓的脈沖的第1寫入處理，(2)是將所述第3電壓的脈沖和所述第1電壓的脈沖按所提及的順序進行施加的第2寫入處理；所述控制電路控制所述寫入電路和所述讀出電路，以使得重復所述第2寫入處理和所述讀出處理，直到所述電阻變化型元件成為規(guī)定的電阻值。
7.根據(jù)權利要求6所述的非易失性存儲裝置，其特征在于所述控制電路控制所述寫入電路和所述讀出電路，以使得在所述寫入電路執(zhí)行了所述第2寫入處理后，在規(guī)定的時間經(jīng)過后，所述讀出電路執(zhí)行所述讀出處理，并且重復所述第 2寫入處理和所述讀出處理，直到所述電阻變化型元件成為規(guī)定的電阻值。
8.根據(jù)權利要求1所述的非易失性存儲裝置，其特征在于所述電阻變化型元件與選擇元件一起構成存儲器單元，該選擇元件與該電阻變化型元件串聯(lián)連接，并對是使該電阻變化型元件為導通狀態(tài)還是為非導通狀態(tài)進行切換； 所述非易失性存儲裝置還具備 作為所述存儲器單元的集合的存儲器單元陣列； 選擇電路，從所述存儲器單元陣列中至少選擇一個存儲器單元； 讀出電路，從由所述選擇電路選出的存儲器單元中讀出信息； 寫數(shù)據(jù)緩存器，貯存應向所述存儲器單元陣列中的M個存儲器單元寫入的數(shù)據(jù)，其中， M是2以上的整數(shù)；讀數(shù)據(jù)緩存器，貯存從所述存儲器單元陣列中的M個存儲器單元中讀出的數(shù)據(jù)； 比較電路，比較在所述寫數(shù)據(jù)緩存器和讀數(shù)據(jù)緩存器中貯存的M個存儲器單元的數(shù)據(jù)是否一致；以及控制電路，進行如下控制控制所述選擇電路和所述寫入電路，以使得對所述存儲器單元陣列中的對應的M個存儲器單元，寫入所述寫數(shù)據(jù)緩存器中貯存的數(shù)據(jù)；控制所述選擇電路和所述讀出電路，以使得從所述存儲器單元陣列中的M個存儲器單元中讀出數(shù)據(jù)并貯存在所述讀數(shù)據(jù)緩存器中；以及根據(jù)所述比較電路的比較結果，控制是否將在所述寫數(shù)據(jù)緩存器中貯存的數(shù)據(jù)再次重寫到對應的存儲器單元中。
9.根據(jù)權利要求8所述的非易失性存儲裝置，其特征在于所述寫數(shù)據(jù)緩存器和所述讀數(shù)據(jù)緩存器分別具有對應的多個數(shù)據(jù)緩存區(qū)域； 所述控制電路，對所述寫數(shù)據(jù)緩存器具有的、分別對應的多個所述數(shù)據(jù)緩存區(qū)域和所述讀數(shù)據(jù)緩存器具有的、分別對應的多個所述數(shù)據(jù)緩存區(qū)域，依次執(zhí)行以下控制控制所述選擇電路和所述寫入電路，以使得對所述存儲器單元陣列中對應的所述M個存儲器單元， 寫入所述寫數(shù)據(jù)緩存器中貯存的數(shù)據(jù)；控制所述選擇電路和所述讀出電路，以使得從所述存儲器單元陣列中的所述M個存儲器單元中讀出數(shù)據(jù)并貯存在所述讀數(shù)據(jù)緩存器中；以及根據(jù)所述比較電路的比較結果，控制是否將在所述寫數(shù)據(jù)緩存器中貯存的數(shù)據(jù)再次重寫到對應的存儲器單元中。
10.一種寫入方法，是具備電阻變化型元件的非易失性存儲裝置的信息的寫入方法，其特征在于所述電阻變化型元件具有以下特性，即若施加第1電壓的脈沖，則從用于第1信息的存儲的第1電阻狀態(tài)向用于第2信息的存儲的第2電阻狀態(tài)變化，若施加極性與所述第1 電壓不同的第2電壓的脈沖，則從所述第2電阻狀態(tài)向所述第1電阻狀態(tài)變化；所述寫入方法，在使所述電阻變化型元件從所述第1電阻狀態(tài)向所述第2電阻狀態(tài)變化時，對于所述電阻變化型元件，至少包含第1步驟，施加所述第1電壓的脈沖；在這之后的第2步驟，施加電壓的絕對值比所述第2電壓小且極性與所述第2電壓相等的第3電壓的脈沖；以及在這之后的第3步驟，施加所述第1電壓的脈沖。
11.根據(jù)權利要求10所述的寫入方法，其特征在于在所述第1步驟、所述第2步驟和所述第3步驟后，還包含讀出步驟，該讀出步驟中，利用電壓振幅比所述第1電壓或所述第2電壓的脈沖小、且即使施加該電壓脈沖所述電阻變化型元件的電阻狀態(tài)也不會變化的電壓脈沖，讀出所述電阻變化型元件的電阻狀態(tài)；重復第2步驟、所述第3步驟和所述讀出步驟，直到所述電阻變化型元件的電阻狀態(tài)達到規(guī)定的電阻狀態(tài)。
全文摘要
提供一種提高了寫入動作的穩(wěn)定性和可靠性的非易失性存儲裝置。該非易失性存儲裝置具備電阻變化型元件(106)和向電阻變化型元件(106)寫入信息的寫入電路(101)，電阻變化型元件(106)具有以下特性，即在施加第1電壓(Vh或Vl)的脈沖后，從第1電阻狀態(tài)(LR狀態(tài)或HR狀態(tài))向第2電阻狀態(tài)(HR狀態(tài)或LR狀態(tài))變化，在施加極性與第1電壓不同的第2電壓(Vl或Vh)的脈沖后，從第2電阻狀態(tài)向第1電阻狀態(tài)變化。寫入電路(101)在使電阻變化型元件(106)從第1電阻狀態(tài)向第2電阻狀態(tài)變化時，對于電阻變化型元件(106)，至少將第1電壓(Vh或Vl)的脈沖、電壓的絕對值比第2電壓小且極性與第2電壓相等的第3電壓(VlLow或VhLow)的脈沖、以及第1電壓(Vh或Vl)的脈沖以該順序來進行施加。
文檔編號H01L27/10GK102422361SQ20118000202
公開日2012年4月18日 申請日期2011年3月28日 優(yōu)先權日2010年3月30日
發(fā)明者加藤佳一 申請人:松下電器產(chǎn)業(yè)株式會社