專利名稱：改善mos晶體管擊穿電壓的方法以及mos晶體管制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體設(shè)計與制造領(lǐng)域，更具體地說，本發(fā)明涉及一種改善MOS晶體管擊穿電壓的方法、以及采用了該改善MOS晶體管擊穿電壓的方法的MOS晶體管制造方法。
背景技術(shù)：
MOS (金屬氧化物半導(dǎo)體)器件中，擊穿電壓Bv (Breakdown Voltage)是影響器件尤其是高壓器件應(yīng)用的關(guān)鍵特性。另一方面，在MOS器件中，柵極與漏極壓差的增加而明顯增加漏電的這一現(xiàn)象即為柵極感應(yīng)漏極漏電(也稱為柵致漏極泄漏電流，Gate-induced DrainLeakage，GIDL)。柵極感應(yīng)漏極漏電已經(jīng)成為影響小尺寸MOS器件可靠性、功耗等方面的主要原因之一。當工藝進入超深亞微米時代后，由于器件尺寸日益縮小，GIDL電流引發(fā)的眾多可靠性問題變得愈加嚴重。更具體地說，由于對于高壓器，漏端采用低劑量、高能量的擴散形成，使得漏端與多晶硅柵極有很大的重疊處，該重疊處的有較高的柵極誘生漏電流，從而使漏電流增加。因此，在此技術(shù)領(lǐng)域中，需要一種能夠有效地減小GIDL效應(yīng)改善由GIDL主導(dǎo)的 MOS器件的擊穿電壓Bv的方案。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是針對現(xiàn)有技術(shù)中存在上述缺陷，提供無額外成本增加的一種在改善GIDL效應(yīng)從而改善MOS晶體管擊穿電壓的方法、以及采用了該改善MOS晶體管擊穿電壓的方法的MOS晶體管制造方法，以及根據(jù)該MOS晶體管制造方法制成的MOS
晶體管。根據(jù)本發(fā)明的第一方面，提供了一種改善GIDL效應(yīng)從而改善MOS晶體管擊穿電壓的方法，其包括在利用掩膜對MOS晶體管的源極漏極執(zhí)行離子注入的步驟中，修改所述掩膜的圖案以在所述掩膜的圖案中增加一個附加掩膜部分，該附加掩膜部分將要形成的漏極區(qū)域與柵極的重疊區(qū)；并且利用修改后的掩膜圖案執(zhí)行源極漏極的離子注入。優(yōu)選地，在上述改善MOS晶體管擊穿電壓的方法中，附加掩膜部分在MOS晶體管的溝道電流的方向上介于第一點和第二點之間。并且，其中，在一個優(yōu)選實施例中，所述第一點是MOS晶體管在正常工作時導(dǎo)通狀態(tài)(on的狀態(tài))漏端溝道夾斷點，所述第二點是柵極側(cè)部隔離物邊緣的位置。并且，優(yōu)選的， 該位置一定不可以超過第二點接觸到漏極D的位置。本優(yōu)選實施例的上述位置限制目的是使增加的附加掩膜部分不影響該MOS晶體管的閾值電壓Vth以及漏電流Ids等。優(yōu)選地，在上述改善MOS晶體管擊穿電壓的方法中，所述掩膜包括源極側(cè)的第一掩膜部分和漏極側(cè)的第二掩膜部分。優(yōu)選地，在上述改善MOS晶體管擊穿電壓的方法中，在利用掩膜對MOS晶體管的源極漏極執(zhí)行離子注入的步驟中，柵極上僅僅覆蓋了所述附加掩膜部分。
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通過利用根據(jù)本發(fā)明第一方面所述的改善MOS晶體管擊穿電壓的方法，由于作為 GIDL效應(yīng)的關(guān)鍵區(qū)域的漏極與柵極的重疊區(qū)上覆蓋了附加的掩膜部分，利用近漏端多晶硅摻雜濃度變化對功函數(shù)的影響(增加電子越過柵極多晶硅的表面勢壘需要的能量)降低 GIDL效應(yīng)從而以提高擊穿電壓。根據(jù)本發(fā)明第二方面，提供了一種MOS晶體管制造方法，其特征在于采用了根據(jù)本發(fā)明第一方面所述的改善MOS晶體管擊穿電壓的方法。由于采用了根據(jù)本發(fā)明第一方面所述的改善MOS晶體管擊穿電壓的方法，因此， 本領(lǐng)域技術(shù)人員可以理解的是，根據(jù)本發(fā)明第二方面的MOS晶體管制造方法同樣能夠?qū)崿F(xiàn)根據(jù)本發(fā)明的第一方面的改善MOS晶體管擊穿電壓的方法所能實現(xiàn)的有益技術(shù)效果。艮口， 在利用GIDL效應(yīng)的關(guān)鍵區(qū)域的漏極與柵極的重疊區(qū)上覆蓋了附加的掩膜部分，從而降低了影響高壓器件的擊穿電壓的GI DL效應(yīng)。根據(jù)本發(fā)明第三方面，提供了根據(jù)本發(fā)明第二方面所述的MOS晶體管制造方法而制造的MOS晶體管。由于采用了根據(jù)本發(fā)明第二方面所述的MOS晶體管制造方法而制造的MOS晶體管，因此，本領(lǐng)域技術(shù)人員可以理解的是，根據(jù)本發(fā)明第三方面的MOS晶體管同樣能夠?qū)崿F(xiàn)根據(jù)本發(fā)明第二方面所述的MOS晶體管制造方法而制造的MOS晶體管所能實現(xiàn)的有益技術(shù)效果。通過利用根據(jù)本發(fā)明所述的降低了影響器件的擊穿電壓的GIDL效應(yīng)方法，從而改善了由GIDL主導(dǎo)的MOS晶體管擊穿電壓。


結(jié)合附圖，并通過參考下面的詳細描述，將會更容易地對本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點和特征，其中圖1示意性地示出了現(xiàn)有技術(shù)中的MOS晶體管制造方法的源極漏極注入步驟的示意圖。圖2示意性地示出了根據(jù)本發(fā)明實施例的MOS晶體管制造方法的源極漏極注入步驟的示意圖。圖3示意性地示出了根據(jù)本發(fā)明實施例的MOS晶體管制造方法的源極漏極注入步驟之后的示意圖。圖4示意性地示出了根據(jù)本發(fā)明實施例的MOS晶體管制造方法的源極漏極注入步驟中使用的附加掩膜部分的示意圖。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標有相同或者類似的標號。
具體實施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實施例和附圖對本發(fā)明的內(nèi)容進行詳細描述。圖1示意性地示出了現(xiàn)有技術(shù)中的MOS晶體管制造方法的源極漏極注入步驟的示意圖。如圖1所示，在現(xiàn)有技術(shù)中的MOS晶體管制造方法的源極漏極注入步驟中，針對單個 MOS晶體管，掩膜包括源極側(cè)的第一掩膜部分PRl和漏極側(cè)的第二掩膜部分冊2，并且利用第一掩膜部分PRl和第二掩膜部分PR2執(zhí)行離子注入以形成源極區(qū)域和漏極區(qū)域。圖2示意性地示出了根據(jù)本發(fā)明實施例的MOS晶體管制造方法的源極漏極注入步驟的示意圖。與圖1所示的方法不同的是，在本發(fā)明實施例的MOS晶體管制造方法的源極漏極注入步驟中，掩膜除了包括位于源極側(cè)的第一掩膜部分PRl (例如，第一掩膜部分PRl具體地處于源極側(cè)淺溝槽隔離STI以左)和位于漏極側(cè)的第二掩膜部分冊2(例如，第一掩膜部分PRl具體地處于漏極側(cè)淺溝槽隔離STI以右)，還包括一個第三掩膜部分冊3，該第三掩膜部分PR3掩蓋了將要形成的漏極區(qū)域D與柵極G的重疊區(qū)。并且，在本發(fā)明實施例的 MOS晶體管制造方法的源極漏極的注入步驟中，利用第一掩膜部分冊1、第二掩膜部分PR2 和第三掩膜部分PR3執(zhí)行離子注入以形成阱WE中的源極區(qū)域S和漏極區(qū)域D?；诖耍景l(fā)明實施例即可利用近漏端多晶硅摻雜濃度變化對功函數(shù)的影響(增加電子越過柵極多晶硅的表面勢壘需要的能量)降低GI DL效應(yīng)從而以提高擊穿電壓。這是因為漏極與柵極的重疊區(qū)是GIDL效應(yīng)的關(guān)鍵區(qū)域。本發(fā)明實施例提供的改善MOS晶體管擊穿電壓的方法僅僅需要修改現(xiàn)有工藝中的掩膜圖案，利用增加的第三掩膜部分PR3 ( 一個附加掩膜部分)擋住漏極側(cè)層的柵極多晶硅區(qū)域，下文中，被第三掩膜部分PR3擋住的該柵極多晶硅區(qū)域稱為阻擋區(qū)域。具體地說，如圖3所示，其中示出了第三掩膜部分PR3與柵極和漏極的位置關(guān)系， 圖4示出了第三掩膜部分冊3的俯視圖。出于簡潔的目的，圖3和圖4僅僅示出了掩膜的第三掩膜部分冊3?？梢钥闯?，阻擋區(qū)域在MOS晶體管的溝道電流的方向上介于A點(稱為第一點) 和B點(稱為第二點)之間。A點和B點之間的區(qū)域覆蓋了漏極與柵極的重疊區(qū)。優(yōu)選地，多晶硅柵極G的除了上述阻擋部分之外的其它部分未被掩膜所覆蓋遮擋。即，柵極G上僅僅覆蓋了附加掩膜部分PR3 (也就是第三掩膜部分冊3)。在一個優(yōu)選實施例中，所述第一點A是MOS晶體管在正常工作時導(dǎo)通狀態(tài)(on的狀態(tài))漏端溝道夾斷點，所述第二點B是柵極側(cè)部隔離物邊緣的位置。并且，優(yōu)選的，優(yōu)選實施例可限定該位置一定不可以超過第二點B接觸到漏極D的位置。本優(yōu)選實施例的上述位置限制目的是使增加的附加掩膜部分不影響該MOS晶體管的閾值電壓Vth以及漏電流Ids寸。從而，通過增加上述附加掩膜部分冊3，可以在通過多晶硅柵極耗盡效應(yīng)得到更高的擊穿電壓Bv的同時，使得漏電流Ids最小化，或者至少不影響漏電流Ids。S卩，本發(fā)明實施例的方法只需對制造工藝中的掩膜進行修改，而無需加入新的掩膜，就能提高由GIDL主導(dǎo)的MOS的擊穿電壓Bv，并使得該MOS的Vth，漏電流Ids等不受到影響。本發(fā)明的另一實施例涉及采用了上述改善MOS晶體管擊穿電壓的方法的MOS晶體管制造方法。并且，進一步優(yōu)選地，上述改善MOS晶體管擊穿電壓的方法尤其適用于P型溝道的MOS晶體管的制造。本發(fā)明尤其適應(yīng)于高壓器件。可以理解的是，雖然本發(fā)明已以較佳實施例披露如上，然而上述實施例并非用以限定本發(fā)明。對于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下， 都可利用上述揭示的技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。
權(quán)利要求
1.一種改善MOS晶體管擊穿電壓的方法，其特征在于包括在利用掩膜對MOS晶體管的源極漏極執(zhí)行離子注入的步驟中，修改所述掩膜的圖案以在所述掩膜的圖案中增加一個附加掩膜部分，該附加掩膜部分將要形成的漏極區(qū)域與柵極的重疊區(qū)；并且利用修改后的掩膜圖案執(zhí)行源極漏極的離子注入。
2.根據(jù)權(quán)利要求1所述的改善MOS晶體管擊穿電壓的方法，其特征在于，附加掩膜部分在MOS晶體管的溝道電流的方向上介于第一點和第二點之間；其中，所述第一點是MOS晶體管在正常工作時導(dǎo)通狀態(tài)的漏端溝道夾斷點，所述第二點是柵極側(cè)部隔離物邊緣的位置； 并且，該位置不超過第二點接觸到漏極的位置。
3.根據(jù)權(quán)利要求1或2所述的改善MOS晶體管擊穿電壓的方法，其特征在于，所述掩膜包括源極側(cè)的第一掩膜部分和漏極側(cè)的第二掩膜部分。
4.根據(jù)權(quán)利要求1或2所述的改善MOS晶體管擊穿電壓的方法，其特征在于，在利用掩膜對MOS晶體管的源極漏極執(zhí)行離子注入的步驟中，柵極上僅僅覆蓋了所述附加掩膜部分。
5.一種MOS晶體管制造方法，其特征在于采用了根據(jù)權(quán)利要求1至5之一所述的改善 MOS晶體管擊穿電壓的方法。
6.根據(jù)權(quán)利要求5所述的MOS晶體管制造方法，其特征在于，所述MOS晶體管制造方法用于制造N或者P型溝道的MOS晶體管。
7.一種采用權(quán)利要求5或6所述的MOS晶體管制造方法而制造的MOS晶體管。
全文摘要
本發(fā)明提供了改善由GIDL主導(dǎo)的MOS晶體管擊穿電壓的方法以及MOS晶體管制造方法。根據(jù)本發(fā)明的改善MOS晶體管擊穿電壓的方法包括在利用掩膜對MOS晶體管的源極漏極執(zhí)行離子注入的步驟中，修改所述掩膜的圖案以在所述掩膜的圖案中增加一個附加掩膜部分，該附加掩膜部分位于將要形成的漏極區(qū)域與柵極的重疊區(qū)(GIDL發(fā)生區(qū)域)；從而使該區(qū)域的柵極在執(zhí)行源極漏極的離子注入時不被注入。通過利用根據(jù)本發(fā)明所述的降低了影響器件的擊穿電壓的GIDL效應(yīng)方法，從而改善了由GIDL主導(dǎo)的MOS晶體管擊穿電壓。
文檔編號H01L21/336GK102386102SQ20111034199
公開日2012年3月21日 申請日期2011年11月2日 優(yōu)先權(quán)日2011年11月2日
發(fā)明者江紅 申請人:上海宏力半導(dǎo)體制造有限公司