具有反沖保護的電壓調(diào)節(jié)器的制造方法
【專利摘要】本文的主題可體現(xiàn)為一種方法，其包括具有輸入端子和輸出端子的電壓調(diào)節(jié)器。該電壓調(diào)節(jié)器包括在輸入端子和中間端子之間的高側(cè)晶體管，以及在中間端子和地之間的低側(cè)晶體管。電壓調(diào)節(jié)器包括低側(cè)驅(qū)動電路，其包括電容器和反相器。反相器的輸出連接至低側(cè)晶體管的柵極。?電壓調(diào)節(jié)器還包括控制器，其驅(qū)動高側(cè)和低側(cè)晶體管，以將中間端子交替地耦合至輸入端子和地?？刂破鞅慌渲脼橥ㄟ^控制反相器來驅(qū)動低側(cè)晶體管。電壓調(diào)節(jié)器還包括耦合至低側(cè)驅(qū)動電路的開關(guān)。開關(guān)被配置為在低側(cè)晶體管的關(guān)斷狀態(tài)期間阻止從電容器泄漏電荷。
【專利說明】具有反沖保護的電壓調(diào)節(jié)器

【技術(shù)領(lǐng)域】
[0001 ] 下面的公開內(nèi)容涉及半導(dǎo)體電壓調(diào)節(jié)器設(shè)備。

【背景技術(shù)】
[0002]電壓調(diào)節(jié)器，例如DC到DC轉(zhuǎn)換器，用于為電子系統(tǒng)提供穩(wěn)定的電壓源。有效的DC到DC轉(zhuǎn)換器尤其需要用于低功率設(shè)備的電池管理，例如筆記本電腦和蜂窩電話。開關(guān)電壓調(diào)節(jié)器(或簡稱“開關(guān)調(diào)節(jié)器”)是已知的有效DC到DC轉(zhuǎn)換器。開關(guān)調(diào)節(jié)器通過將輸入DC電壓轉(zhuǎn)換為高頻電壓而產(chǎn)生輸出電壓，并且對該高頻輸入電壓進行濾波以產(chǎn)生輸出DC電壓。具體地，開關(guān)調(diào)節(jié)器包括將輸入DC電壓源(例如電池)交替地耦合和去耦合至負載(例如集成電路)的開關(guān)。輸出濾波器(典型地包括電感器和電容器)耦合在輸入電壓源與負載之間，以對開關(guān)的輸出進行濾波，并且由此提供了輸出DC電壓。控制器(例如脈寬調(diào)制器或脈頻調(diào)制器)控制該開關(guān)以維持基本恒定的輸出DC電壓。


【發(fā)明內(nèi)容】

[0003]總體而言，在一方面，本公開內(nèi)容描述了一種方法，其包括具有輸入端子和輸出端子的電壓調(diào)節(jié)器。該電壓調(diào)節(jié)器包括在輸入端子和中間端子的高側(cè)晶體管，以及在中間端子和地之間的低側(cè)晶體管。該電壓調(diào)節(jié)器還包括低側(cè)驅(qū)動電路，其包括電容器和反相器。該反相器的輸出連接至低側(cè)晶體管的柵極。電壓調(diào)節(jié)器還包括控制器，其驅(qū)動高側(cè)和低側(cè)晶體管，以將中間端子交替地耦合至輸入端子和地，其中控制器被配置為通過控制反相器來驅(qū)動低側(cè)晶體管。電壓調(diào)節(jié)器還包括耦合至低側(cè)驅(qū)動電路的開關(guān)。該開關(guān)被配置為在低側(cè)晶體管的關(guān)斷狀態(tài)期間，阻止從電容器泄漏電荷。
[0004]另一方面，本公開內(nèi)容包括具有輸入端子和輸出端子的電壓調(diào)節(jié)器。該電壓調(diào)節(jié)器包括在輸入端子和中間端子之間的高側(cè)晶體管，其中高側(cè)晶體管連接至高側(cè)驅(qū)動電路。該電壓調(diào)節(jié)器還包括在中間端子和地之間的低側(cè)晶體管，其中低側(cè)晶體管連接至包括電容器和反相器的低側(cè)驅(qū)動電路。電壓調(diào)節(jié)器還包括控制器，其連接至高側(cè)和低側(cè)驅(qū)動電路，以將中間端子交替地耦合至輸入端子和地。反相器包括正電壓端子和負電壓端子，所述正電壓端子被配置為連接至第一直流(DC)電壓源，所述負電壓端子被配置為連接至不同的第二 DC電壓源。
[0005]實施方式可包括以下中的一個或多個。
[0006]開關(guān)可包括隔離晶體管，其在低側(cè)晶體管的關(guān)斷狀態(tài)期間關(guān)斷。電壓調(diào)節(jié)器可包括連接至隔離晶體管的柵極的第二反相器，其中控制器被配置為在低側(cè)晶體管的關(guān)斷狀態(tài)期間，通過第二反相器來關(guān)斷隔離晶體管。低側(cè)晶體管可為nMOS晶體管，并且隔離晶體管可為pMOS晶體管。低側(cè)晶體管可為pMOS晶體管,并且隔離晶體管可為nMOS晶體管。反相器可包括連接至隔離晶體管的漏極的正電壓端子。反相器可包括連接至第二反相器的另一個負電壓端子的負電壓端子，該第二反相器連接至隔離晶體管的柵極。低側(cè)晶體管可在高側(cè)晶體管的導(dǎo)通狀態(tài)期間被部分地導(dǎo)通。該開關(guān)可包括二極管電路。
[0007]用于導(dǎo)通低側(cè)晶體管的低側(cè)閾值電壓可以小于第一與第二 DC電壓源的各自輸出之間的差值。低側(cè)閾值電壓可以大于第二 DC電壓源的輸出。低側(cè)閾值電壓可以使得該低側(cè)閾值電壓與第二 DC電壓源的輸出電壓之間的差值基本等于用于導(dǎo)通高側(cè)晶體管的高側(cè)閾值電壓。該閾值電壓可在2.3V和4V之間。第一 DC電壓源可提供基本等于12V的電壓。第二 DC電壓源可提供基本等于1.8V的電壓。電容器可連接在電壓調(diào)節(jié)器的內(nèi)部接地和隔離晶體管的漏極之間。低側(cè)晶體管可為nMOS晶體管，并且隔離晶體管可為pMOS晶體管。低側(cè)晶體管可為PMOS晶體管，并且隔離晶體管可為nMOS晶體管。隔離晶體管的源極可連接至高側(cè)驅(qū)動電路。隔離晶體管可由控制器通過連接至隔離晶體管的柵極的第二反相器來控制。
[0008]一些實施方式可具有一個或多個以下優(yōu)點。通過具有可調(diào)節(jié)的DC電壓源來驅(qū)動功率晶體管的柵極，可增大電壓調(diào)節(jié)器的效率。具有可調(diào)節(jié)的DC電壓源可有助于快速地提升在電壓調(diào)節(jié)器的中間節(jié)點的電壓，由此減小了切換時間?？赏ㄟ^根據(jù)輸出電流來調(diào)節(jié)DC電壓源而提供驅(qū)動開關(guān)轉(zhuǎn)換所需的充足的飽和電流。除了提升中間端子所需的時候，將電壓調(diào)節(jié)至低值可增加電壓調(diào)節(jié)器的氧化層的預(yù)期壽命，并因此增加了容納電壓調(diào)節(jié)器的集成電路的預(yù)期壽命。
[0009]設(shè)置開關(guān)以防止從低側(cè)驅(qū)動電路放電(通常稱為反沖放電)可通過保持對低側(cè)驅(qū)動電路足夠的拉降力來減少切換時間。在集成電路內(nèi)設(shè)置的基于晶體管的開關(guān)可避免對外部電阻器(防止放電)的需要，該外部電阻器反而會增加充電時間。基于晶體管的開關(guān)可提供放電保護而無需引入與使用簡單二極管相關(guān)聯(lián)的電壓降。
[0010]將低側(cè)驅(qū)動電路連接至DC電壓源(而不是地)也可提供放電保護，同時通過具有減小的電壓擺動來增加調(diào)節(jié)器的效率。減小的擺動可轉(zhuǎn)而實現(xiàn)功率節(jié)省。將低側(cè)驅(qū)動電路連接至DC電壓源還可以為設(shè)備設(shè)計者提供更多的選擇。例如，高側(cè)設(shè)備的閾值電壓可被降至一值，從而使高側(cè)設(shè)備的有效閾值電壓與低側(cè)設(shè)備的閾值電壓基本相同或至少是可以與之相當?shù)摹＿@轉(zhuǎn)而可通過減少與調(diào)節(jié)器相關(guān)聯(lián)的二極管反向恢復(fù)損耗來增加效率。通過使DC電壓源可調(diào)節(jié)，集成電路可適應(yīng)于與集成電路相關(guān)聯(lián)的地彈(由于例如寄生電感的存在，集成電路的內(nèi)部地相對于實際地而提高)范圍。
[0011]附圖和以下描述闡述了一個或多個實施方式的細節(jié)。其它的特征、方面和優(yōu)點將從說明書、附圖、以及權(quán)利要求書中變得明顯。

【專利附圖】

【附圖說明】
[0012]下面將結(jié)合附圖來描述示例性實施方式，其中相同的標記表示相同的元件，并且其中:
[0013]圖1是開關(guān)調(diào)節(jié)器的電路圖。
[0014]圖2是開關(guān)調(diào)節(jié)器中根據(jù)輸出電流對DC電壓源進行調(diào)節(jié)的電路圖。
[0015]圖3是具有低側(cè)放電保護的開關(guān)調(diào)節(jié)器的電路圖。
[0016]圖4是具有低側(cè)放電保護的開關(guān)調(diào)節(jié)器的電路圖。
[0017]圖5是示出了根據(jù)輸出電流調(diào)節(jié)DC電壓源的示例性操作順序的流程圖。

【具體實施方式】
[0018]電力電子器件及系統(tǒng)連續(xù)地推動以持續(xù)地改善整體產(chǎn)品的性能。可通過例如功率損耗、電氣魯棒性/可靠性、以及成本來評測性能。這些度量可受到例如設(shè)備架構(gòu)選擇、電路架構(gòu)選擇的影響。例如，對于較低功率損耗以及開關(guān)損耗的需求會導(dǎo)致較低的柵極驅(qū)動電壓電平，同時維持或改善驅(qū)動電流。
[0019]參照圖1，開關(guān)調(diào)節(jié)器10通過輸入端子20耦合至第一高直流(DC)輸入電壓源12，例如電池。輸入端子20的電壓可被稱為VDDH。開關(guān)調(diào)節(jié)器10還通過輸出端子24耦合至負載14，例如集成電路。開關(guān)調(diào)節(jié)器10用作輸入端子20與輸出端子24之間的DC到DC轉(zhuǎn)換器。開關(guān)調(diào)節(jié)器10包括開關(guān)電路16，其作為功率開關(guān)用于將輸入端子20交替地耦合以及去耦合至中間端子22。開關(guān)電路16包括諸如開關(guān)或二極管的整流器，其將中間端子22耦合至地。具體地，開關(guān)電路16可包括第一晶體管40 (稱為高側(cè)晶體管)以及第二晶體管42 (稱為低側(cè)晶體管或同步晶體管)，該第一晶體管40具有連接至輸入端子20的源極和連接至中間端子22的漏極，該第二晶體管42具有連接至地的漏極和連接至中間端子22的源極。
[0020]在一個實施方式中，第一晶體管40可為P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管，且第二晶體管42可為N溝道金屬氧化物半導(dǎo)體(NMOS)晶體管。在另一個實施方式中，第一晶體管40和第二晶體管42可均為NMOS晶體管。在另一個實施方式中，第一晶體管40可為PM0S、NM0S、或橫向雙擴散金屬氧化物半導(dǎo)體(LDMOS)，且第二晶體管42可為LDM0S。
[0021]中間端子22通過輸出濾波器26耦合至輸出端子24。輸出濾波器26將在中間端子22的中間電壓的矩形波轉(zhuǎn)換為在輸出端子24的大致DC輸出電壓。具體地，在降壓轉(zhuǎn)換器的拓撲中，輸出濾波器26包括連接在中間端子22與輸出端子24之間的電感器44以及與負載14并聯(lián)連接的電容器46。在高側(cè)導(dǎo)電期間，第一晶體管(也稱為高側(cè)晶體管)40閉合(或?qū)?，并且DC輸入電壓源12經(jīng)由第一晶體管40為負載14和電感器44提供能量。另一方面，在低側(cè)導(dǎo)電期間，第二晶體管(也稱為低側(cè)晶體管)42閉合，并且當能量由電感器44提供時，電流流經(jīng)第二晶體管42。所產(chǎn)生的輸出電壓Vqut基本上為DC電壓。
[0022]開關(guān)調(diào)節(jié)器還包括控制器18、高側(cè)驅(qū)動器(也稱為高側(cè)驅(qū)動電路)80以及低側(cè)驅(qū)動器(也稱為低側(cè)驅(qū)動電路)82，來用于控制開關(guān)電路16的操作。第一控制線30將高側(cè)晶體管40連接至高側(cè)驅(qū)動器80，并且第二控制線32將低側(cè)晶體管42連接至低側(cè)驅(qū)動器82。高側(cè)和低側(cè)驅(qū)動器分別通過控制線84和86連接至控制器18。控制器18使開關(guān)電路16在高側(cè)和低側(cè)導(dǎo)電時段之間交替，以便在中間端子22處產(chǎn)生具有矩形波形的中間電壓\?？刂破?8還包括反饋電路50，其被配置為測量穿過輸出端子24的電流Iltjad和輸出電壓VQUT。盡管控制器18通常為脈寬調(diào)制器，但本文描述的方法和系統(tǒng)還可應(yīng)用于其它調(diào)制方案中，例如脈頻調(diào)制。
[0023]在一些實施方式中，高側(cè)晶體管40和高側(cè)驅(qū)動器80可統(tǒng)稱為高側(cè)設(shè)備。高側(cè)驅(qū)動器80可包括高側(cè)電容器62和高側(cè)反相器64。高側(cè)反相器64包括耦合至電容器65的正電壓端子66，該電容器65被配置成為高側(cè)驅(qū)動器保持升壓電壓VBST。高側(cè)反相器64還包括連接至開關(guān)調(diào)節(jié)器10的中間端子22的負電壓端子68。高側(cè)反相器64可通過控制線84連接至控制器18，并且通過控制線30連接至高側(cè)晶體管40的柵極?？刂破?8可配置為控制反相器64，以導(dǎo)通或關(guān)斷高側(cè)晶體管40。
[0024]在一些實施方式中，低側(cè)晶體管42和低側(cè)驅(qū)動器82可統(tǒng)稱為低側(cè)設(shè)備。低側(cè)驅(qū)動器82可包括低側(cè)電容器72和低側(cè)反相器74。低側(cè)反相器74包括耦合至第二 DC輸入電壓源28的正電壓端子76。DC電壓源28的電壓V。?？捎糜趯Φ蛡?cè)驅(qū)動器82供電。在一些實施方式中，DC電壓源28為可調(diào)節(jié)的，使得DC電壓源28的輸出可在一范圍內(nèi)變化。低側(cè)反相器74還包括連接至開關(guān)調(diào)節(jié)器10的內(nèi)部接地端子79的負電壓端子78。開關(guān)調(diào)節(jié)器10的內(nèi)部接地79可因圖1所示的寄生電感(如電感器83)的存在而與實際地相比處于不同的電位。低側(cè)反相器74可通過控制線86連接至控制器18，并且通過控制線32連接至低側(cè)晶體管42的柵極?？刂破?8可配置為控制反相器74，以導(dǎo)通或關(guān)斷低側(cè)晶體管42。
[0025]電壓Vddh(例如12V)被施加至高側(cè)晶體管40，并且當高側(cè)晶體管40導(dǎo)通時，電流流經(jīng)晶體管40和電感器44。相反，當?shù)蛡?cè)晶體管42導(dǎo)通時，電感器44從地拉取電流。在正常操作時，調(diào)節(jié)器10在導(dǎo)通高側(cè)晶體管40與低側(cè)晶體管42之間進行切換，使得濾波器26的輸出產(chǎn)生所期望的電壓VQUT。Vqut為OV與Vddh之間的電壓。
[0026]為了提高調(diào)節(jié)器的效率，希望在低側(cè)晶體管42關(guān)斷時，高側(cè)晶體管40導(dǎo)通，并且反之亦然。然而，在切換之間需要停止期，以避免晶體管40，42這兩者同時導(dǎo)通，這會造成直通且造成顯著的效率損耗以及損壞晶體管。因此，在每一個高側(cè)導(dǎo)電與低側(cè)導(dǎo)電時段之間，存在一短的時段，即固有死區(qū)時間td，其中兩個晶體管都斷開。
[0027]當兩個晶體管40，42都關(guān)斷時，穿過電感器44的電流不會立即降至為零。電感器兩端的電壓由方程式I確定:
[0028]V = L(di/dt)，(方程式 I)
[0029]其中V是電壓，L是電感，且i是電感器中的電流。隨著電感器電流減小，在電感器的輸入端處，即Vddh附近的電壓被迫變?yōu)樨摰?。當該電壓達到使低側(cè)晶體管42達到相應(yīng)的閾值電壓的值(例如-0.7V)時，低側(cè)晶體管42開始將電流引至電感器。
[0030]可通過控制各自柵極處的柵極電壓來控制高側(cè)晶體管40和低側(cè)晶體管42。改變晶體管的柵極電壓可影響調(diào)節(jié)器10的功率損耗和/或效率。在一些實施方式中，如果調(diào)節(jié)柵極電壓使得柵極與源極(Vgs)之間的電壓增大，則該增大可導(dǎo)致較低的導(dǎo)通電阻(或較高的電導(dǎo)率)，由此減少了與對應(yīng)晶體管相關(guān)的電阻損耗。然而，在一些實施方式中，增大的Vgs可導(dǎo)致增大的開關(guān)損耗。
[0031]在一些情況下，當高側(cè)晶體管導(dǎo)通并且電流從DC源12流經(jīng)高側(cè)晶體管40進入到電感器44時，在中間端子22的電壓可降至比高側(cè)晶體管40的Vgs低的電壓。由于例如與高側(cè)晶體管40的柵極共享的電荷，這會導(dǎo)致Vbst值的降低。例如，對于具有大約1.8V的Vgs的設(shè)備而言，在中間端子22的電壓在切換期間可降至大約0.9V，其轉(zhuǎn)而會導(dǎo)致可用于驅(qū)動開關(guān)轉(zhuǎn)換的飽和電流的損耗。這會導(dǎo)致在中間端子22處的電壓的緩慢拉起，從而導(dǎo)致增大開關(guān)損耗。
[0032]在一些實施方式中，可通過防止Vbst的下降而減小開關(guān)損耗。這可以通過以下來實現(xiàn)，例如，根據(jù)輸出電流來調(diào)節(jié)V。。，并提供電路以確保Vgs會被相應(yīng)地調(diào)節(jié)，并且在開關(guān)轉(zhuǎn)換期間可用于高側(cè)晶體管40的飽和電流是足夠的。
[0033]圖2示出了配置為增大效率并減少開關(guān)損耗的開關(guān)調(diào)節(jié)器200。調(diào)節(jié)器200包括由反相器94驅(qū)動的晶體管90。反相器及其相應(yīng)的晶體管90可受控制器18控制。晶體管90的類型與晶體管40和42不同。例如，如果晶體管40和42為nMOS型晶體管(即，η溝道M0SFET)，則晶體管90為pMOS型(S卩，p溝道M0SFET)?？商鎿Q地，如果晶體管40和42為pMOS型，則晶體管90為nMOS型。晶體管90的源極連接至高側(cè)反相器64的正電壓端子66，并且晶體管90的漏極耦合至DC電壓源28。調(diào)節(jié)器200的其它部分可與參照圖1所描述的調(diào)節(jié)器10基本相同。
[0034]在工作時，當高側(cè)設(shè)備導(dǎo)通時，電流從DC源12流經(jīng)高側(cè)晶體管40并進入負載14。反饋電路50可測量負載電流IlMd并提供反饋信號用以根據(jù)負載電流來調(diào)節(jié)V。。。晶體管90維持用于高側(cè)設(shè)備的足夠的驅(qū)動電壓，使得高側(cè)晶體管40的飽和電流不會隨著負載電流的增大而減小。
[0035]在一些實施方式中，可基于來自反饋電路50的反饋信號，通過調(diào)節(jié)器200內(nèi)部或外部的不同控制器來調(diào)節(jié)DC電壓源28。在其它實施方式中，可連接DC電壓源12以替代DC電壓源28。
[0036]在V。。根據(jù)負載電流而增大時，晶體管90導(dǎo)通以維持高側(cè)晶體管40的驅(qū)動電壓，并且在高側(cè)晶體管40處產(chǎn)生足夠的飽和電流以有效實現(xiàn)快速而有效的切換。在一些實施方式中，高側(cè)晶體管40中的過驅(qū)動是低的(例如，對于0.5V的閾值是0.9V)，并且Vgs的微小改變會導(dǎo)致飽和電流相當大的增大。
[0037]V。。在輸出電流值的范圍內(nèi)可單調(diào)地變化。例如，對于無負載條件(即，輸出電流為0A)，Vrc可在1.7V與1.8V之間。對于負載電流為30A的情況，Vcc可增大至例如2V，以對額外的負載電流進行補償。對于輸出電流值在OA與30A之間的情況，V。?？煞謩e在1.7V-1.8V和2V之間單調(diào)地變化。在這個范圍內(nèi)，Vcc可以是例如輸出電流的線性或二次函數(shù)。
[0038]返回參照圖1，當?shù)蛡?cè)晶體管42關(guān)斷而高側(cè)晶體管40導(dǎo)通時，該切換可導(dǎo)致中間端子22很大的電壓瞬變。由于例如由電感器83為代表的寄生電感的存在，所導(dǎo)致的電壓快速變化可在低側(cè)晶體管42的漏極側(cè)產(chǎn)生位移電流。該位移電流可造成低側(cè)晶體管的柵極電壓瞬間升高，由此部分地導(dǎo)通了低側(cè)晶體管42。上述效果的結(jié)合使調(diào)節(jié)器的內(nèi)部接地79被拉升至比外部接地更高的電平。這通常稱為地彈，并且使電容器72通過電感器43放電至晶片外旁路電容器47。由于電容器72的這一放電，低側(cè)晶體管42的下拉力(也稱為驅(qū)動)被減小。較弱的下拉力和由位移電流感應(yīng)的柵極電壓的結(jié)合可導(dǎo)致通常稱之為反沖的開關(guān)損耗。在一些實施方式中，可通過在放電路徑上(例如在電感器43和電容器47之間)設(shè)置足夠高數(shù)值的電阻器來減小反沖。盡管這樣的電阻器在減小反沖方面是有效的，但是該電阻器還不期望地增加電容器72的充電時間(也稱為上升時間)。
[0039]在一些實施方式中，可通過在調(diào)節(jié)器內(nèi)設(shè)置放電保護開關(guān)來減小反沖。圖3示出了這樣的調(diào)節(jié)器300的示例。調(diào)節(jié)器300包括內(nèi)部開關(guān)108，其可防止電容器72可能通過寄生電感器43放電到電容器47中。在一些實施方式中，開關(guān)108包括晶體管106和反相器104。晶體管106的類型不同于晶體管40和42。例如，如果晶體管40和42為nMOS型晶體管，則晶體管106為pMOS型?？商鎿Q地，如果晶體管40和42為pMOS型，則晶體管106為nMOS型。在一些實施方式中，晶體管106可稱為隔離晶體管。晶體管106的源極能夠通過寄生電感器43連接至外部電容器47和DC電壓源28的正端子。晶體管106的漏極耦合至低側(cè)反相器74的正電壓端子76。晶體管106的柵極連接至反相器104，該反相器104基于從控制器18接收的控制信號來控制晶體管106。晶體管的正電壓端子105連接至晶體管106的漏極，而反相器104的負電壓端子103連接至內(nèi)部接地79。
[0040]在工作時，當內(nèi)部接地79被拉升至比實際地高的電平，并且產(chǎn)生了反沖條件時，控制器18可被配置為關(guān)斷晶體管106，由此斷開開關(guān)108。這斷開了電容器72和外部旁路電容器47之間的連接，由此防止了電容器72放電。電容器72可因此保持電荷，這對于為低側(cè)晶體管42提供足夠的拉升力從而減小由反沖效應(yīng)而導(dǎo)致的開關(guān)損耗是必要的。通過使用基于晶體管的開關(guān)108而非二極管，可避免在電容器72的充電路徑上不期望的二極管壓降。
[0041]圖4示出了用于減小開關(guān)調(diào)節(jié)器中的關(guān)于反沖損耗的另一示例配置。在該示例中，調(diào)節(jié)器400包括低側(cè)驅(qū)動器482，其中低側(cè)反相器74的負電壓端子78連接至DC電壓源28 (而不是內(nèi)部接地79)。低側(cè)反相器74的正電壓端子76連接至輸入端子20，使得低側(cè)反相器在正電壓側(cè)由DC電壓源12供電。在一些實施方式中，電容器72連接在內(nèi)部接地和晶體管90的源極之間。DC電壓源12和28的輸出保持在不同的電平。例如，DC電壓源12的輸出Vddh可保持在12V，并且DC電壓源28的輸出Vcc可保持在較低的值，例如1.8V。
[0042]圖4所示的調(diào)節(jié)器400可提供數(shù)個優(yōu)點。例如，通過使用晶體管90阻止電容器72的放電可減小關(guān)于反沖的不期望的影響。當?shù)蛡?cè)設(shè)備關(guān)斷時，控制器18可配置為斷開晶體管90，使得電容器72不再對例如電容器65放電。
[0043]使用非零V。。作為接地基準，減小了正負電壓端子(分別是76和78)之間的電壓差，并且可導(dǎo)致顯著地節(jié)省了功耗。例如，如果Vddh為12V且V。。為1.8V，端子之間的差值則為10.2V(而不是在負電壓端子78連接至地時的12V)，并且可實現(xiàn)與12和10.2之間的比的平方成比例的功率節(jié)省。這種減小的柵極電壓擺動還可減少電容損耗。此外，在低側(cè)晶體管42關(guān)斷狀態(tài)下使用非零V。。偏壓能夠更易于在第三象限操作中實現(xiàn)晶體管42的導(dǎo)通。
[0044]使用非零V。。可以增加調(diào)節(jié)器400設(shè)計上的靈活性。只要V。。不超過低側(cè)晶體管42的閾值電壓Vt，就可以使用各種V。。電平。例如，對于大約4V的VT，V。?？杀３衷?.8V，使得對于低側(cè)晶體管42的有效閾值電壓VTrff大約為2.2V。
[0045]在一些實施方式中，對于高側(cè)晶體管40和低側(cè)晶體管42而言，希望具有相當?shù)拈撝惦妷?。盡管設(shè)計限制防止了低側(cè)晶體管的閾值電壓與高側(cè)晶體管的閾值電壓(其可為例如0.5V) 一樣低，但是在兩個閾值電壓之間所具有的微小差異可有助于防止諸如反向恢復(fù)損耗之類的影響。在一些實施方式中，由于可調(diào)節(jié)的Vrc可被用作低側(cè)反相器74的參考電壓，因此設(shè)備的設(shè)計者被給予了操控低側(cè)晶體管42的Vt的額外的靈活度，從而使有效的閾值電壓VTeff與高側(cè)晶體管40的閾值電壓大致相同，或至少是相當?shù)?。例如，對?.8V的Vcc, Vt可被設(shè)計為大約2.3V (其很好的位于設(shè)計限制內(nèi))，使得VTrff為大約0.5V。
[0046]圖5示出了表示根據(jù)輸出電流來調(diào)節(jié)調(diào)節(jié)器的DC電壓源的示例性的操作順序的流程圖500。操作包括測量開關(guān)晶體管的輸出電流(510)。開關(guān)調(diào)節(jié)器可基本分別類似于上述參照圖1、2、3和4的任何調(diào)節(jié)器10、100、200和400。開關(guān)調(diào)節(jié)器可包括高側(cè)晶體管和低側(cè)晶體管，其中高側(cè)晶體管和低側(cè)晶體管分別采用第一柵極電壓和不同的第二柵極電壓來驅(qū)動。
[0047]操作還包括調(diào)節(jié)開關(guān)調(diào)節(jié)器的DC電壓源，使得根據(jù)所測量的輸出電流來調(diào)節(jié)第一柵極電壓。在輸出電流增大時，可調(diào)節(jié)DC電壓源來增大第一柵極電壓。這可以確保通過高側(cè)晶體管的飽和電流對于不同值的輸出電流基本上保持恒定，并且在高側(cè)晶體管的漏極處的電位不會明顯地下降。可使用例如電流傳感器來完成輸出電流的測量。電流傳感器可為反饋電路(例如參照圖1所描述的反饋電路50)的一部分。
[0048]在一些實施方式中，反饋電路可例如通過將合適的控制信號提供給可調(diào)節(jié)的DC電壓源的控制器，而有助于調(diào)節(jié)DC電壓源。反饋電路可包括用于基于所測量的輸出電流而產(chǎn)生控制信號的計算設(shè)備，其包括處理器、存儲器和存儲設(shè)備。DC電壓源被調(diào)節(jié)為輸出電流的單調(diào)函數(shù)。例如，DC電壓源的輸出可在用于輸出電流值的范圍內(nèi)線性地增大。例如，對于零輸出電流，DC電壓源的輸出可在1.7V與1.8V之間，而對于30A輸出電流而言，DC電壓源的輸出可被調(diào)節(jié)至大約2V。輸出可在例如1.7V和2V之間以線性的、二次的，或更高階的單調(diào)方式變化。
[0049]已經(jīng)描述了許多實施方式。然而，應(yīng)當理解可以在不脫離本公開內(nèi)容精神和范圍的情況下做出各種變形。某些實施方式可包括來自上述各種實施方式的特征的組合。例如，反沖保護電路可與反饋電路結(jié)合使用，以用于根據(jù)輸出電流來調(diào)節(jié)VCC。其它實施例落入下面權(quán)利要求的范圍內(nèi)。
【權(quán)利要求】
1.一種電壓調(diào)節(jié)器，所述電壓調(diào)節(jié)器具有輸入端子和輸出端子，所述電壓調(diào)節(jié)器包括: 在所述輸入端子和中間端子之間的高側(cè)晶體管； 在所述中間端子和地之間的低側(cè)晶體管； 包括電容器和反相器的低側(cè)驅(qū)動電路，其中所述反相器的輸出連接至所述低側(cè)晶體管的柵極； 控制器，其驅(qū)動所述高側(cè)晶體管和所述低側(cè)晶體管，以將所述中間端子交替地耦合至所述輸入端子和所述地，其中所述控制器被配置為通過控制所述反相器來驅(qū)動所述低側(cè)晶體管；以及 耦合至所述低側(cè)驅(qū)動電路的開關(guān)，所述開關(guān)被配置為在所述低側(cè)晶體管的關(guān)斷狀態(tài)期間阻止從所述電容器泄漏電荷。
2.如權(quán)利要求1所述的電壓調(diào)節(jié)器，其中所述開關(guān)包括隔離晶體管，所述隔離晶體管在所述低側(cè)晶體管的關(guān)斷狀態(tài)期間關(guān)斷。
3.如權(quán)利要求2所述的電壓調(diào)節(jié)器，包括第二反相器，所述第二反相器連接至所述隔離晶體管的柵極，其中所述控制器被配置為在所述低側(cè)晶體管的關(guān)斷狀態(tài)期間通過所述第二反相器關(guān)斷所述隔離晶體管。
4.如權(quán)利要求2所述的電壓調(diào)節(jié)器，其中所述低側(cè)晶體管為nMOS晶體管，且所述隔離晶體管為pMOS晶體管。
5.如權(quán)利要求2所述的電壓調(diào)節(jié)器，其中所述低側(cè)晶體管為pMOS晶體管，且所述隔離晶體管為nMOS晶體管。
6.如權(quán)利要求2所述的電壓調(diào)節(jié)器，其中所述反相器包括正電壓端子，所述正電壓端子連接至所述隔離晶體管的漏極。
7.如權(quán)利要求2所述的電壓調(diào)節(jié)器，其中所述反相器包括負電壓端子，所述負電壓端子連接至第二反相器的另一負電壓端子，所述第二反相器連接至所述隔離晶體管的柵極。
8.如權(quán)利要求1所述的電壓調(diào)節(jié)器，其中所述低側(cè)晶體管在所述高側(cè)晶體管的導(dǎo)通狀態(tài)期間被部分地導(dǎo)通。
9.如權(quán)利要求1所述的電壓調(diào)節(jié)器，其中所述開關(guān)包括二極管電路。
10.一種電壓調(diào)節(jié)器，所述電壓調(diào)節(jié)器具有輸入端子和輸出端子，所述電壓調(diào)節(jié)器包括: 在所述輸入端子和中間端子之間的高側(cè)晶體管，所述高側(cè)晶體管連接至高側(cè)驅(qū)動電路； 在所述中間端子和地之間的低側(cè)晶體管，所述低側(cè)晶體管連接至包括電容器和反相器的低側(cè)驅(qū)動電路；以及 控制器，其連接至所述高側(cè)驅(qū)動電路和所述低側(cè)驅(qū)動電路，以將所述中間端子交替地耦合至所述輸入端子和所述地， 其中所述反相器包括正電壓端子和負電壓端子，所述正電壓端子被配置為連接至第一直流(DC)電壓源，所述負電壓端子被配置為連接至不同的第二 DC電壓源。
11.如權(quán)利要求10所述的電壓調(diào)節(jié)器，其中用于導(dǎo)通所述低側(cè)晶體管的低側(cè)閾值電壓小于所述第一 DC電壓源和所述第二 DC電壓源的各自輸出之間的差值。
12.如權(quán)利要求11所述的電壓調(diào)節(jié)器，其中所述低側(cè)閾值電壓大于所述第二DC電壓源的輸出。
13.如權(quán)利要求12所述的電壓調(diào)節(jié)器，其中所述低側(cè)閾值電壓使得所述低側(cè)閾值電壓與所述第二 DC電壓源的輸出電壓之間的差值基本等于用于導(dǎo)通所述高側(cè)晶體管的高側(cè)閾值電壓。
14.如權(quán)利要求11所述的電壓調(diào)節(jié)器，其中所述閾值電壓在2.3V與4V之間。
15.如權(quán)利要求10所述的電壓調(diào)節(jié)器，其中所述第一DC電壓源提供基本等于12V的電壓。
16.如權(quán)利要求15所述的電壓調(diào)節(jié)器，其中所述第二DC電壓源提供基本等于1.8V的電壓。
17.如權(quán)利要求10所述的電壓調(diào)節(jié)器，其中所述電容器連接在所述電壓調(diào)節(jié)器的內(nèi)部接地與隔離晶體管的漏極之間。
18.如權(quán)利要求17所述的電壓調(diào)節(jié)器，其中所述低側(cè)晶體管為nMOS晶體管，且所述隔離晶體管為pMOS晶體管。
19.如權(quán)利要求17所述的電壓調(diào)節(jié)器，其中所述低側(cè)晶體管為pMOS晶體管，且所述隔離晶體管為nMOS晶體管。
20.如權(quán)利要求17所述的電壓調(diào)節(jié)器，其中所述隔離晶體管的源極連接至所述高側(cè)驅(qū)動電路。
21.如權(quán)利要求17所述的電壓調(diào)節(jié)器，其中所述隔離晶體管由所述控制器通過連接至所述隔離晶體管的柵極的第二反相器來控制。
【文檔編號】H02M3/158GK104167922SQ201410155709
【公開日】2014年11月26日 申請日期:2014年3月14日 優(yōu)先權(quán)日:2013年3月14日
【發(fā)明者】江啟得, M·A·祖尼加, 陸陽 申請人:沃爾泰拉半導(dǎo)體公司