專利名稱：具有穿通抑制的先進晶體管的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容涉及形成具有包括增強的穿通(punch through)抑制的改進的工作特性的先進晶體管的結(jié)構(gòu)和工藝。
背景技術(shù)：
期望將多個晶體管適配到單個管芯，以減小電子設(shè)備的成本并改進其功能能力。半導(dǎo)體制造商所采用的常見策略是簡單地減小場效應(yīng)晶體管(FET)的柵極尺寸，并且按比例縮小晶體管源極、漏極以及晶體管之間的所需互連的面積。然而，由于稱為“短溝道效應(yīng)”的效應(yīng)，所以簡單地按比例縮小并不總是可能的。短溝道效應(yīng)在晶體管柵極下的溝道長度與工作晶體管的耗盡深度的大小可比較時特別嚴重，短溝道效應(yīng)包括閾值電壓減小、嚴重的表面散射、漏極感應(yīng)勢壘降低(DIBL)、源極-漏極穿通以及電子遷移率問題。減輕某些短溝道效應(yīng)的常規(guī)解決方案可以涉及袋狀物(pocket)注入或源極和漏極周圍的暈環(huán)(halo)注入。暈環(huán)注入可以關(guān)于晶體管的源極和漏極對稱或不對稱，并且通常在晶體管阱與源極和漏極之間提供平滑的摻雜劑梯度。不幸的是，雖然這樣的注入改善了諸如閾值電壓滾降(rolloff)和漏極感應(yīng)勢壘降低等某些電氣特性，但是所得到的增大的溝道摻雜對電子遷移率產(chǎn)生不利的影響，這主要是因為溝道中的摻雜劑散射增大。許多半導(dǎo)體制造商都試圖通過采用新的晶體管類型(包括全部或部分耗盡的絕緣體上硅(SOI)晶體管)來減小短溝道效應(yīng)。SOI晶體管構(gòu)建在絕緣體層之上的薄硅層上，具有使短溝道效應(yīng)最小化的未摻雜的或低摻雜溝道，并且不需要深阱注入或暈環(huán)注入來工作。不幸的是，形成合適的絕緣體層十分昂貴且難以完成。早期的SOI器件構(gòu)建在絕緣藍寶石晶片上而非硅晶片上，并且因為成本高，通常僅用于特殊應(yīng)用(例如軍用航空電子設(shè)備或衛(wèi)星)。現(xiàn)代的SOI技術(shù)可以使用硅晶片，但需要昂貴且費時的額外的晶片處理步驟來制作延伸跨越器件質(zhì)量單晶硅的表面層下的整個晶片的絕緣氧化硅層。在硅晶片上制作這樣的氧化硅層的一種常用方法需要高劑量氧離子注入和高溫退火，以在體硅晶片中形成埋入氧化物(BOX)層?；蛘撸梢酝ㄟ^將一個硅晶片鍵合到表面上具有氧化物層的另一硅晶片(“處理”晶片)來制造S0I。使用在處理晶片的BOX層的頂部上留下單晶硅的薄晶體管質(zhì)量層的工藝來將這對晶片分開。這就是所謂的“層轉(zhuǎn)移”技術(shù)，因為該技術(shù)將薄硅層轉(zhuǎn)移到處理晶片的熱生長氧化物層上。如所預(yù)期的，BOX形成或?qū)愚D(zhuǎn)移這兩者都是具有相對較高故障率的昂貴制造技術(shù)。因此，對于許多領(lǐng)先的制造商而言，制造SOI晶體管不是經(jīng)濟上有吸引力的解決方案。當重新設(shè)計晶體管以應(yīng)對“浮體(floating body)”效應(yīng)、研發(fā)新的SOI特定晶體管工藝的需要和其它電路變化的成本被添加到SOI晶片的成本時，很顯然需要其它解決方案。正在研究的另一可能的先進晶體管采用多柵極晶體管，其類似于SOI晶體管，通過在溝道中少量摻雜或不摻雜來使短溝道效應(yīng)最小化。通常稱為finFET(由于由柵極部分地圍繞的鰭形狀的溝道)，對具有28納米或更低晶體管柵極尺寸的晶體管提出使用finFET晶體管。但同樣，類似于SOI晶體管，雖然換到全新的晶體管架構(gòu)解決了某些短溝道效應(yīng)問題，但是又產(chǎn)生了需要比SOI更加顯著的晶體管布局重新設(shè)計的其它問題?？紤]到可能需要復(fù)雜的非平面晶體管制造技術(shù)來制作finFET以及創(chuàng)建finFET的新工藝流程的未知困難，制造商一直不愿在能制作finFET的半導(dǎo)體制造設(shè)施上投資。


圖1示出了具有穿通抑制的DDC晶體管；圖2示出了具有增強的穿通抑制的DDC晶體管的摻雜劑分布；圖3-7示出了替代的有用的摻雜劑分布；以及圖8是示出用于形成具有穿通抑制的DDC晶體管的一個示例性工藝的流程圖。
具體實施例方式不同于絕緣體上娃(SOI)的晶體管,納米級體CMOS晶體管(通常具有小于100納米的柵極長度)受到短溝道效應(yīng)的顯著不利影響，包括通過漏極感應(yīng)勢壘降低(DIBL)和源極漏極穿通這兩者的體泄漏。穿通與源極和漏極耗盡層的合并有關(guān)，導(dǎo)致漏極耗盡層延伸穿過摻雜襯底并到達源極耗盡層，在源極與漏極之間產(chǎn)生傳導(dǎo)路徑或漏電流。這導(dǎo)致所需的晶體管電功率大幅增大，并連同晶體管熱輸出隨之增大，使用這樣的晶體管的便攜式或電池供電設(shè)備的工作壽命降低。圖1中示出了可在體CMOS襯底上制造的改進的晶體管。根據(jù)某些所描述的實施例，場效應(yīng)晶體管(FET) 100配置成具有大大減小的短溝道效應(yīng)以及增強的穿通抑制。FET100包括柵極電極102、源極104、漏極106和定位在溝道110上的柵極電介質(zhì)108。在工作時，溝道110被深耗盡，與常規(guī)晶體管相比，形成可以描述為深耗盡溝道(DDC)的溝道，且部分地通過高度摻雜的屏蔽區(qū)域112來設(shè)定耗盡深度。雖然溝道110基本上未摻雜，并且如圖所示定位在高度摻雜的屏蔽區(qū)域112上，但是溝道110可以包括具有不同摻雜劑濃度的簡單或復(fù)雜分層。這種摻雜的分層可以包括摻雜劑濃度小于屏蔽區(qū)域112的閾值電壓設(shè)定區(qū)域111，其可選地定位在溝道110中的柵極電介質(zhì)108與屏蔽區(qū)域112之間。閾值電壓設(shè)定區(qū)域111允許小幅調(diào)整FET100的工作閾值電壓，同時留下基本上未摻雜的溝道110的體。具體而言，鄰近于柵極電介質(zhì)108的溝道110的部分應(yīng)當保持不摻雜。此外，穿通抑制區(qū)域113形成在屏蔽區(qū)域112的下方。類似于閾值電壓設(shè)定區(qū)域111，穿通抑制區(qū)域113的摻雜劑濃度小于屏蔽區(qū)域112，同時高于輕摻雜阱襯底114的整體摻雜劑濃度。在工作中，可以將偏置電壓122VBS施加到源極104以進一步修改工作閾值電壓，并且P+端子126可以在連接部124連接到P阱114以使電路閉合。柵極堆疊包括柵極電極102、柵極接觸部118和柵極電介質(zhì)108。包括柵極間隔部130以使源極和漏極與柵極分尚，并且可選的源極/漏極延伸部(SDE) 132或“尖端”在柵極間隔部和柵極電介質(zhì)108下延伸源極和漏極，稍微減小了柵極長度并改進了 FET100的電氣特性。在此示例性實施例中，F(xiàn)ET100示出為N溝道晶體管，其具有由N型摻雜材料制成的源極和漏極，形成在作為P型摻雜的硅襯底的襯底上，且設(shè)置有形成在襯底116上的P阱114。然而，將會理解通過適當改變襯底或摻雜劑材料，可以替代由諸如砷化鎵基材料等其它合適的襯底形成的非硅P型半導(dǎo)體晶體管?？梢允褂贸Ｒ?guī)的摻雜劑注入工藝和材料形成源極104和漏極106，并且源極104和漏極106例如可以包括諸如應(yīng)力感應(yīng)的源極/漏極結(jié)構(gòu)、升起和/或凹陷的源極/漏極、不對稱摻雜、反摻雜(counter-doped )或晶體結(jié)構(gòu)修改的源極/漏極、或根據(jù)LDD (低摻雜漏極)技術(shù)的源極/漏極延伸區(qū)域的注入摻雜等修改。也可以使用各種其它的技術(shù)來修改源極/漏極工作特性，在某些實施例中包括作為補償摻雜劑的多相(heterogeneous)摻雜劑材料來修改電氣特性。柵極電極102可以由傳統(tǒng)材料形成,優(yōu)選包括但不限于金屬、金屬合金、金屬氮化物、金屬硅化物、以及其疊層和其組合物。在某些實施例中，柵極電極102也可以由多晶硅形成，例如包括高摻雜多晶硅和多晶硅鍺合金。金屬或金屬合金可以包括含有鋁、鈦、鉭的那些金屬或金屬合金、或其氮化物，該氮化物包括含有鈦的化合物，諸如氮化鈦等。柵極電極102的形成可以包括硅化物法、化學(xué)氣相沉積法和物理氣相沉積法，諸如但不限于蒸鍍法和濺射法。通常，柵極電極102的總厚度為從約I至約500納米。柵極電介質(zhì)108可以包括常規(guī)電介質(zhì)材料，諸如氧化物、氮化物和氧氮化物等?；蛘撸瑬艠O電介質(zhì)108通?？梢园ㄝ^高介電常數(shù)的電介質(zhì)材料，包括但不限于氧化鉿、鉿硅酸鹽、氧化鋯、氧化鑭、氧化鈦、鋇鍶鈦酸鹽和鉛鋯鈦酸鹽、金屬類電介質(zhì)材料和其它具有電介質(zhì)性質(zhì)的材料。優(yōu)選的含有鉿的氧化物包括Hf02、HfZr0x、HfSi0x、HfTi0x、HfAlOx等。取決于組合物和可用沉積處理設(shè)備，柵極電介質(zhì)108可以由以下方法形成，諸如熱或等離子氧化、氮化法、化學(xué)氣相沉積法(包括原子層沉積法)和物理氣相沉積法等。在某些實施例中，可以使用多層或復(fù)合層、疊層和電介質(zhì)材料的組合混合物。例如，柵極電介質(zhì)層可以由厚度約O. 3與Inm之間的SiO2基絕緣體以及厚度約O. 5與4nm之間的氧化鉿基絕緣體形成。通常，柵極電介質(zhì)層的總厚度從約O. 5至約5納米。溝道區(qū)域110形成在柵極電介質(zhì)108下方和高度摻雜的屏蔽區(qū)域112上方。溝道區(qū)域110還接觸源極104和漏極106，并且在源極104和漏極106之間延伸。優(yōu)選地，溝道區(qū)域包括鄰近柵極電介質(zhì)108或其附近的基本上未摻雜的硅，其摻雜劑濃度小于5 X IO17個摻雜劑原子/cm3。溝道厚度的范圍通?？梢詮?至50納米。在某些實施例中，溝道區(qū)域110由屏蔽區(qū)域上外延生長的純的或基本上純的硅形成。如所公開的，閾值電壓設(shè)定區(qū)域111定位在屏蔽區(qū)域112上方，并且通常形成為薄摻雜層。適當改變摻雜劑濃度、厚度以及與柵極電介質(zhì)層和屏蔽區(qū)域的分離使得可以可控地略微調(diào)節(jié)工作FET100的閾值電壓。在某些實施例中，閾值電壓設(shè)定區(qū)域111摻雜為具有約I X IO18個摻雜劑原子/cm3與約I X IO19個摻雜劑原子/cm3之間的濃度。閾值電壓設(shè)定區(qū)域111可以由若干不同工藝形成，包括1)原位外延摻雜，2)外延生長薄硅層后嚴格可控的摻雜劑注入，3)外延生長薄硅層后原子從屏蔽區(qū)域112的摻雜劑擴散，或4)這些工藝的任何組合(例如，外延生長硅后進行摻雜劑注入和從屏蔽層112的摻雜劑擴散這兩者)。高度摻雜的屏蔽區(qū)域112的位置通常設(shè)定了工作FET100的耗盡區(qū)的深度。有利的是，屏蔽區(qū)域112 (和相關(guān)耗盡深度)設(shè)定在從與柵極長度(Lg/Ι)可比較的深度至柵極長度的大的分數(shù)(Lg/5)的深度范圍內(nèi)的深度處。在優(yōu)選實施例中，代表性范圍在Lg/3至Lg/1. 5之間。具有Lg/2或更大的器件對于極低的功率操作而言是優(yōu)選的，而在高電壓下工作的數(shù)字或模擬器件通常可以形成有在Lg/5與Lg/2之間的屏蔽區(qū)域。例如，可以形成具有32納米的柵極長度的晶體管，以使得屏蔽區(qū)域在低于約16納米(Lg/2)的柵極電介質(zhì)的深度處具有峰值摻雜劑密度，并且閾值電壓設(shè)定區(qū)域在8納米(Lg/4)的深度處處于峰值摻雜劑密度。在某些實施例中，屏蔽區(qū)域112摻雜為具有約5X IO18個摻雜劑原子/cm3與約I X IO20個摻雜劑原子/Cm3之間的濃度，明顯大于未摻雜溝道的摻雜劑濃度，且至少略微大于可選的閾值電壓設(shè)定區(qū)域111的摻雜劑濃度。如將理解的，可以修改確切的摻雜劑濃度和屏蔽區(qū)域深度，以改進FET100的期望工作特性，或考慮可用的晶體管制造工藝和工藝條件。為了幫助控制泄漏，穿通抑制區(qū)域113形成在屏蔽區(qū)域112的下方。通常，穿通抑制區(qū)域113通過直接注入到輕摻雜阱中而形成，但它還可以通過從屏蔽區(qū)域向外擴散、原位生長、或其它已知工藝形成。類似于閾值電壓設(shè)定區(qū)域111，穿通抑制區(qū)域113的摻雜劑濃度小于屏蔽區(qū)域122，通常設(shè)定在約I X IO18個摻雜劑原子/cm3與約I X IO19個摻雜劑原子/cm3之間。此外，穿通抑制區(qū)域113的摻雜劑濃度設(shè)定為高于阱襯底的整體摻雜劑濃度。如將理解的，可以修改確切的摻雜劑濃度和深度，以改進FET100的期望工作特性，或考慮可用的晶體管制造工藝和工藝條件。由于可以容易地適應(yīng)良好研發(fā)且長期使用的平面CMOS工藝技術(shù)，所以與SOI或finFET晶體管相比，形成這樣的FET100相對較為簡單?？傮w而言，與常規(guī)納米級器件相比，制造上述結(jié)構(gòu)的結(jié)構(gòu)和方法可以使得FET晶體管同時具有低工作電壓和低閾值電壓。此外，DDC晶體管可以配置為使得閾值電壓可以借助于電壓體(voltage body)偏置發(fā)生器而被靜態(tài)地設(shè)定。在某些實施例中，甚至可以動態(tài)地控制閾值電壓，這使得可以大幅減小晶體管的泄漏電流(通過設(shè)定電壓偏置以向上調(diào)節(jié)Vt，從而低泄漏、低速工作)，或大幅增大晶體管的泄漏電流(通過向下調(diào)節(jié)Vt，從而高泄漏、高速工作)。最終，提供了制造上述結(jié)構(gòu)的這些結(jié)構(gòu)和方法，以設(shè)計具有可以在電路處于工作的同時動態(tài)調(diào)節(jié)的FET器件的集成電路。因此，可以用名義上相同的結(jié)構(gòu)設(shè)計集成電路中的晶體管，并可以對其進行控制、調(diào)制或編程，使其在響應(yīng)于不同偏置電壓的不同工作電壓下工作，或者在響應(yīng)于不同偏置電壓和工作電壓的不同工作模式下工作。此外，可以為了電路內(nèi)的不同應(yīng)用而在制造后對這些進行配置。如將理解的，按照物理和功能區(qū)域或?qū)?，描述了注入的或者存在于半?dǎo)體的襯底或晶體層中的、用于修改半導(dǎo)體的物理和電氣特性的原子的濃度。本領(lǐng)域技術(shù)人員可以將這些理解為具有特定濃度平均值的材料的三維體積(mass)?；蛘?，它們可以被理解為具有不同的或空間上變化的濃度的子區(qū)域或子層。它們也可以存在為小的摻雜劑原子團、基本上類似的摻雜劑原子的區(qū)域等，或其它物理實施例。對基于這些性質(zhì)的區(qū)域的描述并不旨在限制形狀、確切位置或取向。它們也并不旨在將這些區(qū)域或?qū)酉拗朴谒捎玫娜魏翁囟愋突驍?shù)量的工藝步驟、任何特定類型或數(shù)量的層(例如，組合的或整體的)、半導(dǎo)體沉積、蝕刻技術(shù)或生長技術(shù)。這些工藝可以包括外延形成的區(qū)域或原子層沉積、摻雜注入方法工藝、或特定的縱向或橫向摻雜劑分布，其包括線性的、單調(diào)增大的、倒退的(retrograde )、或其它合適的空間變化的摻雜劑濃度。為了確保維持期望的摻雜劑濃度，預(yù)期了各種摻雜劑抗遷移技術(shù)，包括低溫處理、碳摻雜、原位摻雜劑沉積，和提前閃蒸(advanced flash)或其它退火技術(shù)。所得到的摻雜劑分布可以具有不同摻雜劑濃度的一個或多個區(qū)域或?qū)樱⑶覠o論工藝如何，通過包括紅外光譜、盧瑟福背散射(RBS)、二次離子質(zhì)譜法(SMS)或使用不同定性或定量摻雜劑濃度確定方法工藝的其它摻雜劑分析工具的技術(shù)，濃度的變化和區(qū)域或?qū)尤绾蜗薅梢允腔蚩梢圆皇强蓹z測的。為了更好地理解一個可能的晶體管結(jié)構(gòu)，圖2示出了在源極與漏極之間的中線處獲得的且從柵極電介質(zhì)朝向阱向下延伸的深耗盡晶體管的摻雜劑分布202。以每立方厘米摻雜劑原子的數(shù)量為單位測量濃度，向下的深度測量為柵極長度Lg的比值。測量為比值而非以納米為單位的絕對深度能夠更好的在不同節(jié)點<^^n,45nm、32nm、22nm、15nm)處制造的晶體管之間跨越比較，其中結(jié)點通常按照最小柵極長度來限定。如圖2中所示，鄰近于柵極電介質(zhì)層的溝道210的區(qū)域基本上沒有摻雜劑，直到差不多Lg/4的深度濃度小于5X IO17個摻雜劑原子/cm3。閾值電壓設(shè)定區(qū)域211的摻雜劑濃度增大到約3 X IO18個摻雜劑原子/cm3，并且濃度增大另一數(shù)量級到約3 X IO19個摻雜劑原子/cm3，以形成設(shè)定工作晶體管中的耗盡區(qū)的底部的屏蔽區(qū)域212。在約Lg/Ι的深度處具有約I X IO19個摻雜劑原子/cm3的摻雜劑濃度的穿通抑制區(qū)域213是屏蔽區(qū)域與輕摻雜阱214之間的中間值。在沒有穿通抑制區(qū)域的情況下，例如構(gòu)造為具有30nm柵極長度和1.0伏工作電壓的晶體管預(yù)期具有明顯更大的泄漏。當注入所公開的穿通抑制213時，減小了穿通泄漏，使晶體管功率效率更高，而且能夠更好地容忍晶體管結(jié)構(gòu)中的工藝變化而沒有穿通失效。關(guān)于下表I可以更好地看出，表I表示了針對穿通劑量和閾值電壓范圍的預(yù)期性能改善表I
權(quán)利要求
1.一種場效應(yīng)晶體管結(jié)構(gòu),包括 阱，摻雜為具有第一摻雜劑濃度； 屏蔽層，注入到所述阱中，并且具有大于5X IO18個摻雜劑原子/cm3的第二摻雜劑濃度；以及 至少一個穿通抑制區(qū)域，具有介于所述第一摻雜劑濃度與所述第二摻雜劑濃度之間的第三摻雜劑濃度，并且所述穿通抑制區(qū)域定位在柵極下方且在所述屏蔽區(qū)域與所述阱之間。
2.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管結(jié)構(gòu)，其中均厚外延層生長在所述屏蔽區(qū)域上。
3.根據(jù)權(quán)利要求2所述的場效應(yīng)晶體管結(jié)構(gòu)，還包括閾值電壓設(shè)定層，其限定在所述均厚外延層中并具有介于所述第二濃度與5X IO17個摻雜劑原子/cm3之間的第四摻雜劑濃度。
4.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管結(jié)構(gòu)，其中形成所述屏蔽區(qū)域以將摻雜劑向外擴散到所述至少一個穿通抑制區(qū)域中。
5.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管結(jié)構(gòu)，其中所述至少一個穿通抑制區(qū)域至少部分地通過直接注入到所述阱中而形成。
6.一種用于形成場效應(yīng)晶體管結(jié)構(gòu)的方法，所述場效應(yīng)晶體管結(jié)構(gòu)減小不利的穿通效應(yīng)，所述方法包括 形成摻雜為具有第一摻雜劑濃度的阱； 注入屏蔽區(qū)域，所述屏蔽區(qū)域的摻雜劑濃度大于5 X IO18個摻雜劑原子/cm3 ;以及 在所述阱中形成穿通抑制區(qū)域。
7.根據(jù)權(quán)利要求6所述的方法，還包括 在所述屏蔽區(qū)域的頂部上生長均厚外延層。
8.根據(jù)權(quán)利要求7所述的方法，其中在所述屏蔽區(qū)域的頂部上生長均厚外延層包括通過直接注入、從所述屏蔽區(qū)域擴散、或者原位沉積摻雜劑以形成閾值電壓設(shè)定層之中的一個或多個，對鄰近于所述屏蔽區(qū)域的所述均厚外延層的一部分進行摻雜。
9.根據(jù)權(quán)利要求6所述的方法，還包括在所述屏蔽區(qū)域的頂部上生長外延均厚層之后，使用淺溝槽隔離來隔離所述場效應(yīng)晶體管。
10.根據(jù)權(quán)利要求6所述的方法，其中形成穿通抑制區(qū)域還包括通過直接注入和/或從所述屏蔽區(qū)域擴散，對鄰近于所述屏蔽區(qū)域的層的一部分進行摻雜。
全文摘要
一種具有穿通抑制的先進晶體管，包括具有長度Lg的柵極，摻雜為具有第一摻雜劑濃度的阱，以及定位在所述柵極下方且具有第二摻雜劑濃度的屏蔽區(qū)域。所述第二摻雜劑濃度可以大于5×10個摻雜劑原子/cm。至少一個穿通抑制區(qū)域設(shè)置在所述柵極下方且在所述屏蔽區(qū)域與所述阱之間。所述穿通抑制區(qū)域具有介于所述第一摻雜劑濃度與所述第二摻雜劑濃度之間的第三摻雜劑濃度。可以將偏置電壓施加到所述阱區(qū)域以調(diào)節(jié)所述晶體管的閾值電壓。
文檔編號H01L29/78GK103038721SQ201180035830
公開日2013年4月10日 申請日期2011年6月21日 優(yōu)先權(quán)日2010年6月22日
發(fā)明者L·希弗倫, P·拉納德, P·E·格雷戈里, S·R·松庫沙萊, W·張, S·E·湯普森 申請人:蘇沃塔公司