專利名稱：半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。特別是，涉及與MOS晶體管在同一襯底上形成的溝槽型MOS場效應(yīng)晶體管(Trench M0SFET)的構(gòu)造以及制造方法。
背景技術(shù)：
MOS晶體管是電子技術(shù)中擔(dān)當(dāng)核心作用的電子元件，MOS晶體管的小型化和高驅(qū)動能力化，無論在低耐壓區(qū)域還是高耐壓區(qū)域都是重要的課題。載流子(carrier)的移動方向設(shè)定為上下方向的縱型構(gòu)造的溝槽MOSFET能夠以小面積構(gòu)成帶有大的溝道寬度的晶體管，因此多用于需要高驅(qū)動能力的用途。至今已作為離散的驅(qū)動元件而廣泛使用，但近年來提出了一體化了該高驅(qū)動能力的溝槽MOSFET和構(gòu)成控制電路的CMOS的工藝(process)。溝槽MOSFET —般較多采用將在稱為P-體(body)的區(qū)域中與柵極氧化膜相接的部分設(shè)為溝道形成區(qū)域的縱型DMOS (Double Diffused MOS 雙擴散M0S)構(gòu)造。通過將該 P-體區(qū)域的濃度設(shè)定為比鄰接的漏極的雜質(zhì)濃度較低的區(qū)域高，使漏極側(cè)比P-體產(chǎn)生更多對漏極施加高電壓的情況下的耗盡層的延伸，從漏極延伸的耗盡層到達源極區(qū)域，能抑制稱為擊穿(punch through)的耐壓下降，具有即使設(shè)定晶體管的溝道長較小也能夠確保耐壓的優(yōu)點。因而，具有易于得到高驅(qū)動能力的元件這一特征。然而，漏極的雜質(zhì)濃度較低的區(qū)域的電阻值與雜質(zhì)濃度成反比地上升，因此既要考慮接合耐壓，又要將雜質(zhì)濃度提高到一定程度。此時若P-體的濃度保持不變，則耗盡層向P-體區(qū)域側(cè)大幅度擴展，因此擊穿耐壓下降。另一方面，按照漏極濃度提高P-體的雜質(zhì)濃度時，會導(dǎo)致接合耐壓的下降或閾值電壓的上升。一直以來，為了能夠維持耐壓、極力抑制漏極寄生電阻，提出了如下的方法通過調(diào)整P-體區(qū)域的雜質(zhì)濃度和漏極的濃度，或者另如專利文獻1那樣在Epi工序中添加掩模對齊/曝光工序和雜質(zhì)注入工序，抑制因P-體區(qū)域的耗盡層的擴展而引起的擊穿耐壓的下降。根據(jù)專利文獻1的技術(shù)，如圖5所示，溝槽型的M0SFET30形成于包含成為N+型襯底32的上層的P型外延層34的構(gòu)造體內(nèi)(這里標(biāo)記N+表示是高濃度的N型區(qū)域)。N型漏極區(qū)域33通過溝槽35的底部注入P型外延層內(nèi)，經(jīng)過擴散步驟在N+型襯底32和溝槽的底部之間延展。N型漏極區(qū)域和P型外延層34之間的接合部33a在N+型襯底和溝槽的側(cè)壁之間延展。這樣，在該技術(shù)中，通過將N型漏極區(qū)域33注入溝槽35的底部的P型外延層內(nèi)， 使溝槽側(cè)壁附近的P-體區(qū)域較淺、遠離溝槽的區(qū)域的P-體較深，從而控制溝道長度縮短至一定程度，并且提高來自漏極的耗盡層到達源極側(cè)的擊穿耐壓。這是因為從漏極延伸的耗盡層在一定程度遠離溝道的區(qū)域延伸到最大，相比位于柵極正下方的溝槽區(qū)域，控制在一定程度遠離的區(qū)域的耗盡層對于提高耐壓更有效。專利文獻1 日本特開2000-164869號公報

發(fā)明內(nèi)容
但是，在專利文獻1的技術(shù)中，為了改變決定溝道長度的溝槽側(cè)壁附近的P-體的深度與距離溝槽一定程度的區(qū)域的P-體的深度，而附加掩模對齊/曝光工序并進行離子注入，會增加工序。另外，由于經(jīng)由溝槽進行離子注入，所以存在溝槽寬度、溝槽深度、溝槽側(cè)壁上的絕緣膜厚度、離子注入的角度等數(shù)目繁多的增大偏差的參數(shù)，進行正確的控制極為困難。因而，無法避免晶體管/溝道長度的偏差、漏極電阻層的偏差、甚至許多晶體管特性的偏差。因此，本發(fā)明的目的在于提供一種并不專利文獻1那樣增加工序且采用控制性良好的工序能夠制造改變了 P-體的深度的溝槽MOSFET的工序以及由此制作的溝槽M0SFET。為了達到所述目的，本發(fā)明采用以下的方案。1. 一種半導(dǎo)體裝置的制造方法，包括在第1導(dǎo)電型的半導(dǎo)體襯底形成第2導(dǎo)電型的埋入層的工序；在所述埋入層上形成第2導(dǎo)電型的外延層的工序；在所述第2導(dǎo)電型的外延層內(nèi)形成第1導(dǎo)電型的第1擴散層區(qū)域的工序；形成從所述第1導(dǎo)電型的第1擴散層延展到所述第2導(dǎo)電型的外延層內(nèi)的深溝槽(de印trench)區(qū)域的工序；在所述深溝槽區(qū)域的內(nèi)壁形成柵極絕緣膜的工序；與所述柵極絕緣膜相接，并在所述深溝槽區(qū)域內(nèi)填充多晶硅的工序；在所述第1導(dǎo)電型的第1擴散層區(qū)域表面形成第2導(dǎo)電型的源極區(qū)域的工序；從所述第1導(dǎo)電型的第1擴散區(qū)域表面離子注入雜質(zhì)，形成第1導(dǎo)電型的第2擴散層區(qū)域的工序；以及在所述第1導(dǎo)電型的第1擴散層區(qū)域表面形成第1導(dǎo)電型的高濃度擴散層的工序，所述第1導(dǎo)電型的第2擴散層區(qū)域采用比第1導(dǎo)電型的第1擴散層區(qū)域高的加速能量進行離子注入。2. 一種半導(dǎo)體裝置的制造方法，包括在第1導(dǎo)電型的半導(dǎo)體襯底形成第2導(dǎo)電型的埋入層的工序；在所述埋入層上形成第2導(dǎo)電型的外延層的工序；在所述第2導(dǎo)電型的外延層表面形成淺溝槽(shallow trench)區(qū)域的工序；通過從所述第2導(dǎo)電型的外延層表面進行離子注入形成第1導(dǎo)電型的擴散層區(qū)域的工序；形成從所述第1導(dǎo)電型的擴散層延展至所述第2導(dǎo)電型的外延層內(nèi)的深溝槽區(qū)域的工序；在所述深溝槽區(qū)域的內(nèi)壁形成柵極絕緣膜的工序；與所述柵極絕緣膜相接，并在所述深溝槽區(qū)域內(nèi)填充多晶硅的工序；在所述第1導(dǎo)電型的第1擴散層區(qū)域表面形成第2導(dǎo)電型的源極區(qū)域的工序；以及在所述第 1導(dǎo)電型的第1擴散層區(qū)域表面形成第1導(dǎo)電型的高濃度擴散層的工序，所述第1導(dǎo)電型的擴散層區(qū)域經(jīng)由淺溝槽區(qū)域進行離子注入。3. 一種半導(dǎo)體裝置，包括第1導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的成為高濃度漏極的第2導(dǎo)電型的埋入層；在所述埋入層上形成的成為低濃度漏極的第2導(dǎo)電型的外延層；在所述第2導(dǎo)電型的外延層內(nèi)形成的成為體區(qū)域的第1導(dǎo)電型的第1擴散層區(qū)域；從所述第1擴散層區(qū)域延展至所述外延層內(nèi)而形成的深溝槽區(qū)域；在所述深溝槽區(qū)域的內(nèi)壁形成的柵極絕緣膜；與所述柵極絕緣膜相接，并由在所述深溝槽區(qū)域內(nèi)填充的多晶硅構(gòu)成的柵極電極；在所述第1擴散層區(qū)域表面形成的第2導(dǎo)電型的源極區(qū)域；以及在所述第1擴散層區(qū)域表面形成的成為體接觸區(qū)域的第1導(dǎo)電型的高濃度擴散層，所述第 1擴散層區(qū)域是在與所述深溝槽區(qū)域分開的位置具有在底部向所述外延層延伸的第2擴散層區(qū)域的形狀。
依據(jù)本發(fā)明，能以低成本制造具有充分的元件特性、能夠應(yīng)對期望的微細尺寸的半導(dǎo)體裝置。


圖1是用于說明本發(fā)明的實施方式的第一半導(dǎo)體裝置的制造方法的工序順序剖面圖。圖2是接續(xù)圖1的工序順序剖面圖。圖3是用于說明本發(fā)明的實施方式的第二半導(dǎo)體裝置的制造方法的工序順序剖面圖。圖4是接續(xù)圖3的工序順序剖面圖。圖5是用于說明現(xiàn)有半導(dǎo)體裝置的圖。附圖標(biāo)記說明1、21P型半導(dǎo)體襯底；2、22N+型埋入層；3、23N_印i層；4、25P_體；5、26深溝槽； 6、27柵極氧化膜；7、28柵極電極；8J9N+型源極高濃度區(qū)域；9、30P+型體接觸區(qū)域；10延伸P-體區(qū)域；對淺溝槽。
具體實施例方式圖1及圖2是用于說明本實施方式的半導(dǎo)體裝置的制造方法的圖。按照附圖依次示出本發(fā)明涉及的溝槽MOSFET的制造工序。首先，如圖1 (a)所示，在形成于P型半導(dǎo)體襯底1上的N+型埋入層2上，設(shè)置印i 層3，并整體地摻雜N型雜質(zhì)(這里稱為Nipi層3)。N+型埋入層2具有5 X IO17CnT3 5 X IO19CnT3的濃度，通過摻雜Sb (銻)或As (砷)、又或P (磷)而形成，另外Nipi層3通過以IX IO15CnT3 5 X IO17CnT3的濃度摻雜磷而實現(xiàn)。至于厚度，N+型埋入層2約為2 10 μ m, N-epi 層 3 為 2 10 μ m。接著在N-印i層3內(nèi)形成用于元件分離的STI (淺溝槽隔離=Shallow Trench Isolation)，但在溝槽MOSFET區(qū)域內(nèi)沒有形成。接著，如圖1 (b)所示，通過離子注入形成P-體4。P-體4以B (硼)或BF2 ( 二氟化硼)的濃度為5 X IO16CnT3 1 X IO18CnT3的方式注入。此時的注入加速能量隨溝槽MOSFET 所需的耐壓而改變，但優(yōu)選在50 250keV的范圍內(nèi)。進而，如圖1(c)所示，形成深溝槽5。深溝槽5的深度為1 3μπι左右，根據(jù)晶體管所期望的漏極耐壓而適宜地設(shè)定。然后，如圖2(a)所示，通過熱氧化在深溝槽5的內(nèi)壁形成柵極氧化膜6，在深溝槽 5內(nèi)隔著柵極氧化膜6填充成為柵極電極7的多晶硅。通過沿著深溝槽5的側(cè)壁及底面延展的柵極氧化膜6，柵極電極7與Nipi層3及P-體4電性隔離。柵極氧化膜6的厚度考慮期望的晶體管的柵極擊穿耐壓而設(shè)定，大約為7nm 20nm。另外，柵極氧化膜6的形成溫度是從800°C至1150°C，更優(yōu)選的是1000°C 1150°C的范圍。接著，如圖2 (b)所示，在P-體4的上側(cè)表面區(qū)域進行用于形成N+型源極高濃度區(qū)域8的離子注入。在形成N+型源極高濃度區(qū)域8時，為降低薄膜(sheet)電阻，例如優(yōu)選以5X1014 lX1016atOmS/cm2的劑量離子注入As。當(dāng)然，也可高濃度地注入P(磷)。
其后，如圖2 (C)所示，通過比較低的加速能量形成P+體接觸層9，通過比較高的加速能量形成延伸P-體區(qū)域10。這里，在形成P+型體接觸區(qū)域9時，為了降低薄膜電阻，例如優(yōu)選以5 X IO14 1 X 1016atoms/cm2的劑量離子注入BF2。當(dāng)然，也可高濃度地注入B (硼)。接著，以與已有的P-體區(qū)域的底部連續(xù)的方式在與深溝槽少許分開的位置形成延伸P-體區(qū)域10。延伸P-體區(qū)域10以5X IO16CnT3 IX IO18CnT3的濃度注入B(硼) 或BF2 ( 二氟化硼)。此時的注入加速能量隨溝槽MOSFET所需的耐壓而變化，優(yōu)選在50 IOOOkeV的范圍內(nèi)。另外，用于此時的離子注入的掩模圖案的圖案使用與用于形成P+體接觸區(qū)域9的離子注入所用的圖案相同。其后，根據(jù)需要進行使離子注入的雜質(zhì)被激活、擴散的熱處理。其后，形成金屬層(未圖示)，形成N+型源極高濃度區(qū)域8以及P-體4的電極。以上的說明，說明了使用Nipi層3的情況，但是也可使用Pipi層并與P-體4 同時離子注入N型的雜質(zhì)，將N+型埋入層2和P-體4之間設(shè)定為N型漏極區(qū)域。另外，這里以N型晶體管為前提進行了說明，但在設(shè)埋入層和epi層為P型、P-體區(qū)域為N型的P型晶體管的情況下也同樣能夠適用(當(dāng)然也可設(shè)epi層為N型，通過雜質(zhì)導(dǎo)入設(shè)定P型埋入層和體區(qū)域之間為P型漏極區(qū)域)。另外，雖然完全未提及與溝槽MOSFET在同一襯底上形成的CMOS，但如上所示的工序并不存在成為CMOS形成時的任何障礙的工序，容易在同一襯底上形成溝槽MOSFET和 CMOS。圖3及圖4是用于說明本實施方式的第2半導(dǎo)體裝置的制造方法的圖。首先，如圖3 (a)所示，在形成于P型半導(dǎo)體襯底21上的N+型埋入層22上設(shè)置印i 層23，整體地摻雜N型雜質(zhì)(這里稱為Nipi層2 。N+型埋入層22具有5 X 1017cm_3 5 X IO19CnT3的濃度，用Sb (銻)或As (砷)、又或者P (磷)進行摻雜而成，另外Nipi層23 通過以1 X IO15CnT3 5X IO17CnT3的濃度摻雜磷來實現(xiàn)。N+型埋入層22的厚度大約為2 10 μ m 厚，N-epi 層 23是2 10 μπι 厚。接著，在N-epi層23內(nèi)形成用于元件分離的STI (稱為淺溝槽24)，在淺溝槽M內(nèi)埋入絕緣膜。其后，除去位于溝槽MOSFET的預(yù)定形成區(qū)域的淺溝槽內(nèi)的絕緣膜(該絕緣膜的除去也可在之后形成用于對P-體的離子注入的抗蝕劑圖案后進行)。此外，淺溝槽的深度一般根據(jù)所需的動作電壓而適宜地設(shè)定，大約為200nm 600nm。進而，如圖3(b)所示，通過離子注入形成P-體25。P-體25以使B(硼)或BF2 (二氟化硼)的濃度為5X IO16CnT3 IX IO18CnT3的方式注入。此時，在形成有除去了內(nèi)部的絕緣膜的淺溝槽M的區(qū)域，由于雜質(zhì)距離表面更深地注入，因此能夠在淺溝槽M的正下方將 P-體25形成為較深，在其他的區(qū)域?qū)-體25形成為較淺。即能夠形成具有在深度方向的雜質(zhì)分布形狀反映Nipi層23的表面形狀的P-體25。然后，如圖3(c)所示形成深溝槽沈。深溝槽沈的深度為1 3μπι左右，根據(jù)期望的晶體管/漏極耐壓適宜地設(shè)定。另外，將深溝槽沈設(shè)定于P-體25較淺的區(qū)域是比較重要的。接著，如圖4(a)所示，在深溝槽沈的內(nèi)壁通過熱氧化形成柵極氧化膜27，隔著柵極氧化膜27向溝槽沈內(nèi)填充成為柵極電極觀的多晶硅。通過沿深溝槽沈的側(cè)壁及底面延展的柵極氧化膜27，柵極電極觀與N-印i層23以及P-體25電性隔離。柵極氧化膜27
7的厚度考慮期望的晶體管的柵極擊穿耐壓而設(shè)定，大約為7nm 20nm。另外，作為柵極氧化膜27的形成溫度，是從800°C到1150°C的范圍，更優(yōu)選的是1000°C 1150°C的范圍。其后，如圖4 (b)所示，在與P-體25的上側(cè)表面及深溝槽沈的側(cè)壁鄰接的淺溝槽 24區(qū)域，形成N+源極區(qū)域四及P+體接觸區(qū)域30。在以上的說明中，說明了使用Nipi層23的情況，但也可使用Pipi層并與P-體 25同時地離子注入N型雜質(zhì)，將N+型埋入層22和P-體25之間設(shè)定為N型漏極區(qū)域。另外，這里以N型的晶體管為前提進行了說明，但在設(shè)埋入層和印i層為P型、P體區(qū)域為N型的P型晶體管的情況下，也同樣能夠適用，當(dāng)然也能設(shè)epi層為N型，通過雜質(zhì)導(dǎo)入將P型埋入層和體區(qū)域之間設(shè)定為P型漏極區(qū)域。另外，雖然完全未提及與溝槽MOSFET在同一襯底上形成的CMOS，但如上所示的工序并不存在成為CMOS形成時的任何障礙的工序，容易在同一襯底上形成溝槽MOSFET和 CMOS。通過以上所說明的本實施方式，能夠得到如下的效果。(1)能夠以簡單的工序且不用增加掩模工序地形成擊穿耐壓高的溝槽M0SFET。(2)成為偏差的原因的因素少，因此能夠制造質(zhì)量穩(wěn)定的設(shè)備。(3)在溝道長度小的狀態(tài)下也能提高擊穿耐壓，因此能夠?qū)崿F(xiàn)晶體管的電流驅(qū)動能力高的溝槽MOSFET。產(chǎn)業(yè)上的利用可能性能用于在需要比較高的耐壓/高驅(qū)動能力、面向汽車的半導(dǎo)體裝置或TV、DVD、大型家電等的面向家庭的電氣化制品中有效的半導(dǎo)體裝置。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，其中包括在第1導(dǎo)電型的半導(dǎo)體襯底形成成為高濃度漏極的第2導(dǎo)電型的埋入層的工序； 在所述埋入層上形成成為低濃度漏極的第2導(dǎo)電型的外延層的工序； 在所述外延層內(nèi)形成成為體區(qū)域的第1導(dǎo)電型的第1擴散層區(qū)域的工序； 形成從所述第1擴散層區(qū)域延展到所述外延層內(nèi)的深溝槽區(qū)域的工序； 在所述深溝槽區(qū)域的內(nèi)壁形成柵極絕緣膜的工序；與所述柵極絕緣膜相接，在所述深溝槽區(qū)域內(nèi)填充多晶硅從而形成柵極電極的工序； 在所述第1擴散層區(qū)域表面形成第2導(dǎo)電型的源極區(qū)域的工序； 從所述第1擴散層區(qū)域表面，并在與所述深溝槽區(qū)域分開的位置，向成為所述第1擴散層區(qū)域的底部的區(qū)域離子注入雜質(zhì)，與所述第1擴散層區(qū)域相連續(xù)地形成成為向所述外延層延伸的延伸體區(qū)域的第1導(dǎo)電型的第2擴散層區(qū)域的工序；以及在所述第1擴散層區(qū)域表面形成成為體接觸區(qū)域的第1導(dǎo)電型的高濃度擴散層的工序。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中，形成所述第1擴散層區(qū)域的離子注入的加速能量在50 250keV的范圍，形成所述第 2擴散層區(qū)域的離子注入的加速能量在100 IOOOkeV的范圍，且比形成所述第1擴散層區(qū)域的離子注入的加速能量高。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中，所述第2擴散層區(qū)域使用與形成成為所述體接觸層區(qū)域的第1導(dǎo)電型的高濃度擴散層的掩模圖案相同的掩模圖案而形成。
4.一種半導(dǎo)體裝置的制造方法，其中包括在第1導(dǎo)電型的半導(dǎo)體襯底形成成為高濃度漏極的第2導(dǎo)電型的埋入層的工序； 在所述埋入層上形成成為低濃度漏極的第2導(dǎo)電型的外延層的工序； 在所述外延層表面、在與之后形成的深溝槽區(qū)域分開的位置形成淺溝槽區(qū)域的工序； 通過從所述外延層表面經(jīng)由所述淺溝槽區(qū)域進行離子注入，形成具有反映所述外延層表面的形狀的雜質(zhì)分布形狀的、成為體區(qū)域的第1導(dǎo)電型的擴散層區(qū)域的工序； 形成從所述擴散層區(qū)域延展至所述外延層內(nèi)的所述深溝槽區(qū)域的工序； 在所述深溝槽區(qū)域的內(nèi)壁形成柵極絕緣膜的工序；與所述柵極絕緣膜相接，并在所述深溝槽區(qū)域內(nèi)填充多晶硅從而形成柵極電極的工序；在所述擴散層區(qū)域表面形成第2導(dǎo)電型的源極區(qū)域的工序；以及在所述擴散層區(qū)域表面形成成為體接觸區(qū)域的第1導(dǎo)電型的高濃度擴散層的工序。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于， 所述淺溝槽的深度在200nm 600nm的范圍內(nèi)。
6.一種半導(dǎo)體裝置，其中包括 第1導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的成為高濃度漏極的第2導(dǎo)電型的埋入層； 在所述埋入層上形成的成為低濃度漏極的第2導(dǎo)電型的外延層； 在所述第2導(dǎo)電型的外延層內(nèi)形成的成為體區(qū)域的第1導(dǎo)電型的第1擴散層區(qū)域；從所述第1擴散層區(qū)域延展至所述外延層內(nèi)而形成的深溝槽區(qū)域； 在所述深溝槽區(qū)域的內(nèi)壁形成的柵極絕緣膜；與所述柵極絕緣膜相接的，由在所述深溝槽區(qū)域內(nèi)填充的多晶硅構(gòu)成的柵極電極； 在所述第1擴散層區(qū)域表面形成的第2導(dǎo)電型的源極區(qū)域；以及在所述第1擴散層區(qū)域表面形成的成為體接觸區(qū)域的第1導(dǎo)電型的高濃度擴散層， 所述第1擴散層區(qū)域是在與所述深溝槽區(qū)域分開的位置具有在底部向所述外延層延伸的第2擴散層區(qū)域的形狀。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其中， 所述第2擴散層區(qū)域位于所述體接觸區(qū)域的下方。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其中，還具有在所述外延層的表面形成的淺溝槽區(qū)域，所述第2擴散層區(qū)域位于所述淺溝槽區(qū)域的下方。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法，不用增加很大的工序且采用控制性優(yōu)良的工序，與CMOS在同一襯底上實現(xiàn)改變了P-體的深度的溝槽MOSFET。在溝槽MOSFET中，在P-體區(qū)域(4)的一部分的與深溝槽(5)分開的附近，設(shè)置擴散成比P-體區(qū)域(4)更深的延伸體區(qū)域(10)。
文檔編號H01L21/336GK102420146SQ201110302770
公開日2012年4月18日 申請日期2011年9月23日 優(yōu)先權(quán)日2010年9月24日
發(fā)明者斎藤直人 申請人:精工電子有限公司