專利名稱：互連結構的制作方法
技術領域：
本發(fā)明涉及互連結構，并且特別地，涉及諸如半導體器件的電子設備的互連結構， 和互連結構的設計方法。
背景技術：
近年來，半導體器件的操作速度顯著地增加。特別地，需要能夠低成本地以5(ibpS 或者更多的高傳輸率傳輸信號的半導體器件。因此，要求具有高性能低成本的插入板封裝 和半導體封裝，以便于保護半導體芯片并且與系統(tǒng)板連接。在許多印制電路板中被提供有帶狀線或者微帶線的插入板封裝具有高傳輸率的 信號的傳輸?shù)挠欣碾姎庑阅?。然而，與傳統(tǒng)上使用的諸如QFP(四方扁平封裝)的引線框 架型封裝相比較，這樣的插入板封裝是昂貴的。因此，已經(jīng)進行試驗以通過使用低成本的引線框架型封裝來以高傳輸率傳輸信 號，如在非專利文獻 1 中所描述的，Joong-Ho Kim,Ralf Schmitt, Dan Oh，Wendemagegnehu T. Beyene, Ming Li, Arun Vaid. yana. th, Yi Lu, June F. eng, Chuck Yuan, Dave Seeker,禾口 Don Mullen 的"Design of Low Cost QFP Packages for Multi-Gigabit Memory Interface，， (Proceedings of 59th Electronic Components and Technology Conference,1662(2009)) 然而，在不具有平面導體作為基準(返回路徑)的引線框架型封裝中，基本上，信 號引線引腳的阻抗高。而且，在這樣的信號引腳中，與另一引線引腳的耦合很強。為此，很 難以5(ibpS或者更多的高傳輸率高質量地傳輸信號。為了解決此問題，在專利文獻1 (USP 6, 576, 983)中，提出具有信號基準平面的半 導體封裝的特殊結構。圖1是示出在專利文獻1中公開的半導體封裝的結構的截面圖。然而，在專利文獻1中公開的結構是昂貴的。因此，期待的是，通過盡可能多地使 用現(xiàn)有的制造工藝來實現(xiàn)高傳輸率的信號傳輸。通常，引線框架型封裝具有基本的問題。第一問題是，引線框架型不具有用于高傳 輸率傳輸?shù)男盘柕幕鶞实膶w。第二問題是，兩個相鄰的信號引腳之間的耦合非常強。因為 這兩個問題，信號引腳的阻抗很高使得出現(xiàn)大的信號反射并且還出現(xiàn)大的信號間干擾(串 擾)。結果，信號波形退化從而引起數(shù)據(jù)檢測錯誤。當構造操作在(ibps量級的傳輸率或更高速率的器件中通常使用的差分信號互連 時，引線框架型封裝特有的性質引起問題。這是因為用于差分信號的兩個引線引腳之間的 耦合太強。為了以高傳輸率執(zhí)行傳輸，要求適當?shù)乜刂撇罘中盘栔械膬煞N模，即差模和共模 中的阻抗。在這里，由于信號引腳之間的耦合導致差模中的阻抗小于單信號引腳的阻抗的 兩倍。由于相同的原因，共模中的阻抗大于單信號引腳的阻抗的一半。而且，隨著信號引腳 之間的耦合變得更強，從兩倍或者一半的偏離變得更大。應注意的是，差模阻抗的理想值是 100 Ω并且共模阻抗的理想值是25 Ω。
應容易理解的是，其中信號引腳之間的耦合很強的引線框架型封裝具有非常高的 共模阻抗，因為即使單引腳的阻抗也高。通常，當半導體器件上到輸入/輸出電路的信號線路中的共模阻抗非常高時，在 信號線路上產(chǎn)生大的共模噪聲。這引起EMI (電磁干擾)的產(chǎn)生。應如下地理解此機理。理想地，差分信號輸出電路應僅輸出理想的差分信號。然而，在實際電路中，產(chǎn)生 一些量的共模信號?；谳敵鲭娐返妮敵鲎杩购托盘柧€路(route)的阻抗的阻抗比率劃分 該共模信號的電壓。通常，在GHz帶中，因為它的寄生電容使得輸出電路的阻抗低。因此， 當信號線路的阻抗高時，以接近100%的效率將共模信號取出到信號線路。即，在信號線路 中，有效地出現(xiàn)引起EMI的不想要的共模信號(因為它是不需要的，有時候稱為共模噪聲)。此外，根據(jù)阻抗的定義，信號線路中的共模阻抗高的事實意味著信號線路將從附 近引入的噪聲電流有效地轉換為共模噪聲。從信號線路產(chǎn)生的磁場導致主要感生噪聲電 流。盡管在上面已經(jīng)描述了當共模阻抗高時容易產(chǎn)生電磁輻射，但是能夠理解的是，對于電 磁輻射的敏感性也非常高。即，不僅容易產(chǎn)生電磁輻射，而且易受電磁輻射影響，并且容易 理解的是，會發(fā)生正反饋。重要的是，除了串擾之外，還要控制共模阻抗。當以5(ibpS或者更多的傳輸率執(zhí)行信號傳輸時，在下面的非專利文獻中將會描述 與插入板或者封裝的種類無關的由于I/O電路的寄生電容導致的信號波形的劣化非專利 文獻2 Edward PillaiJfIJonas Weiss 的“Novel T-Coil Structure and Implementation in a6.4-Gb/sCMOS Receiver to Meet Return Loss Specification，，(Proceeding of 57th Electronic. Components and 5Technology Conference，147 (2007))；以及非專利文 獻3，Ryuichi Oikawa的"Package Substrate Built-in Three-Dimensional Distributed Matching Circuit for high-rate SerDes Applications" (Proceeding of 58th Electronic Components and Technology Conference，676(2008))0非專利文獻2描述了對LSI電路的措施。非專利文獻3描述了對封裝/插入板的 措施。這些措施具有優(yōu)點和缺點。然而，為了通過使用傳統(tǒng)的制造技術盡可能低成本地實 現(xiàn)措施的目的，對封裝和插入板的措施是想要的。如上所述，需要解決由于信號基準的不存在、大的信號串擾、高共模阻抗、以及1/0 電路的寄生電容導致的信號劣化的上述問題，以便以低成本實現(xiàn)引線框架型的封裝或插入 板上的5(ibpS或者更多的高速率信號傳輸。圖2A是示出在專利文獻2 (USP 7，009482)中公開的半導體器件的外觀的平面 圖。圖2B是示出在專利文獻2中描述的引線框架型封裝的結構的平面圖。在圖2A和圖2B中所示的傳統(tǒng)技術中，“節(jié)距延長引腳”被提供在兩個引腳之間。 即，通過部分地延長引腳間隔來試圖減少引腳之間的串擾。此技術中在印刷電路板上進行 安裝時的缺點在于，可用的引腳的數(shù)目減少并且接腳(footprint)不屬于通常的設計工 藝。然而，因為通過提供節(jié)距延長引腳能夠將引腳之間的距離延長數(shù)倍，因此顯著地減少了 串擾。盡管在專利文獻2中沒有特別地描述，但是能夠通過將差分信號分配給被提供為 具有長間隔的兩個引腳來減少對差分信號的共模阻抗。然而，因為每一個引腳的阻抗保持 高，因此沒有獲得大的效果。圖3A是示出在專利文獻3 (USP 7，467，955)中公開的二維陣列型連接器的結構的透視圖。圖3B是示出在專利文獻3中描述的二維陣列型連接器的互連的平面圖。在圖3A和圖;3B中示出的傳統(tǒng)技術中，接地電壓被適當?shù)胤峙涞轿挥诙S陣列型 連接器處的引線引腳的一部分使得引線引腳的一部分用作信號返回路徑或者信號間屏蔽。 即使僅使用圖3A和圖;3B中所示的二維陣列結構的一行，也沒有獲得與二維陣列結構中相 同的效果，但是其可應用于半導體器件的引線框架型封裝。而且，在專利文獻3中公開了調 節(jié)信號引腳間隔和信號引腳寬度以調節(jié)阻抗的方法和交替地布置一對用于差分信號的引 腳和用于接地電壓的引腳以減少串擾的方法。然而，在專利文獻3中沒有特別地描述控制 共模阻抗的方法。引用列表[專利文獻][專利文獻1]:USP 6，576，983
[專利文獻2]；:USP 7，009，282
[專利文獻3]；:USP 7，467，955
[非專利文獻][非專禾0 文獻 1] Joong-Ho Kim, Ralf Schmitt, Dan Oh, Wendemagegnehu T. Beyene, Ming 5 ‘ Li, ‘ Arun Vaidyanath, Yi Lu, June Feng, . Chuck Yuan, Dave Seeker, 禾口 Don Mullen 的"Design of Low Cost QFPPackages for Multi-Gigabit Memory Interface，， (Proceedings of 59th Electronic Components and Technology Conference,1662(2009))[非專利文獻 2] :Edward Pillai, Jonas Weiss 的“Novel T-Coil Structure and Implementation in a6.4-Gb/s CMOS Receiver to Meet Return Loss Specification，， (Proceeding of 57th Electronic Components and Technology Conference,147(2007))[非專利文獻 3] =Ryuichi Oikawa 的“Package Substrate Built-in Three-Dimensional Distributed Matching Circuit ' for high-rate SerDes Applications" (Proceeding of 58th Electronic Components and Technology Conference,676(2008))

發(fā)明內容
在上述傳統(tǒng)的技術中，重點放在了信號間串擾的控制，并且盡管能夠推斷一部分 但是沒有公開減少共模阻抗的方法。而且，在傳統(tǒng)的技術中，沒有提供針對由于1/0電路的 寄生電容導致的信號劣化的任何措施。作為傳統(tǒng)的技術中的問題，信號引腳的數(shù)目減少，并且沒有提供將2維結構變成1 維結構同時保持想要的性能的方法。因此，需要的是，通過使用1維陣列的引腳布置，在沒有使用印制電路板的特殊設 計的情況下，減少共模阻抗同時移除不需要的引腳，并且防止由于1/0電路的寄生電容導 致的信號劣化。在本發(fā)明的方面中，互連結構包括第一和第二差分信號互連，該第一和第二差分 信號互連被提供為傳輸差分信號；和第一和第二電壓互連，該第一和第二電壓互連被施加有預定的電壓。第一電壓互連、第一差分信號互連、第二差分信號互連以及第二電壓互連被 按順序布置。第一和第二差分信號互連之間的間隔比第一電壓互連和第一差分信號互連之 間的間隔長并且比第二差分信號互連和第二電壓互連之間的間隔長。當?shù)谝贿B接點和離第 一連接點最近的第二連接點被提供在第一和第二差分信號互連以及第一和第二電壓互連 中的任何一個上時，第一連接點和第二連接點之間的距離在差分信號的波長的1/16至其 波長的1/8的范圍內。在本發(fā)明的另一方面中，一種包括互連結構的半導體器件，該互連結構包括第一 和第二差分信號互連，該第一和第二差分信號互連被提供為傳輸差分信號；和第一和第二 電壓互連，該第一和第二電壓互連被施加有預定的電壓。第一電壓互連、第一差分信號互 連、第二差分信號互連以及第二電壓互連是引腳并且被順序布置。第一和第二差分信號互 連之間的間隔比第一電壓互連和第一差分信號互連之間的間隔長并且比第二差分信號互 連和第二電壓互連之間的間隔長。當?shù)谝贿B接點和離第一連接點最近的第二連接點被提供 在第一和第二差分信號互連以及第一和第二電壓互連中的任何一個上時，第一連接點和第 二連接點之間的距離在差分信號的波長的1/16至其波長的1/8的范圍內。本發(fā)明的又一方面，提供一種互連結構的設計方法，并且互連結構包括第一和第 二差分信號互連，該第一和第二差分信號互連被提供為傳輸差分信號；和第一和第二電壓 互連，該第一和第二電壓互連被施加有預定的電壓。第一電壓互連、第一差分信號互連、第 二差分信號互連以及第二電壓互連被按順序布置。該設計方法包括設置第一電壓互連和 第一差分信號互連之間的間隔、第一差分信號互連和第二差分信號互連之間的間隔、以及 第二差分信號互連和第二電壓互連之間的間隔的初始值；基于間隔計算串擾和共模阻抗； 當串擾和共模阻抗中的任何一個不滿足預定的條件時改變間隔中的任何一個；以及重復計 算和改變直到串擾和共模阻抗都滿足預定的條件。設置包括當假設第一電壓互連和第一 差分信號互連之間的間隔或者第二差分信號互連和第二電壓互連之間的間隔被設置為第 一間隔并且第一差分信號互連和第二差分信號互連之間的間隔被設置為第二間隔時，將第 一間隔與第二間隔之比設置為1比2。通過使用傳輸信號的相位差，并且使用用于用作返回路徑的電源引腳或者接地引 腳的封裝引線引腳的一部分，并且適當?shù)乜刂埔€引腳的間隔和長度的分布常數(shù)設計，本 發(fā)明能夠獲得在任何傳統(tǒng)的技術中不能夠獲得的效果。


結合附圖，根據(jù)某些實施例的以下描述，本發(fā)明的以上和其它目的、優(yōu)點和特征將 更加明顯，其中圖1是示出傳統(tǒng)的半導體封裝的結構的截面圖；圖2A是示出傳統(tǒng)的半導體器件的外觀的平面圖；圖2B是示出在圖2A的傳統(tǒng)的半導體器件中使用的引線框架型封裝的結構的平面 圖；圖3A是示出傳統(tǒng)的二維陣列型連接器的結構的透視圖；圖;3B是示出傳統(tǒng)的二維陣列型連接器的互連的平面圖；圖4A是示出應用了根據(jù)本發(fā)明的第一實施例的互連結構的安裝基板20和半導體器件的平面圖；圖4B是沿著圖4A中的線A_A’的安裝基板和半導體器件的截面圖；圖5A是部分地示出根據(jù)本發(fā)明的第一實施例的互連結構的平面圖；圖5B是部分地示出根據(jù)本發(fā)明的第一實施例的互連結構的透視圖；圖6是示出本發(fā)明的阻抗的跡線(track)的史密斯(Smith)圖；圖7A示出在根據(jù)本發(fā)明設計的引線框架型封裝的差模中的返回損耗和插入損耗 的頻率響應的示例的圖；圖7B示出在根據(jù)本發(fā)明設計的引線框架型封裝的共模中的反射損耗和插入損耗 的頻率響應的示例的圖；圖7C示出當從安裝基板一側看根據(jù)本發(fā)明設計的引線框架型封裝時的LSI安裝 狀態(tài)下的作為阻抗的返回損耗的測量結果的圖；圖7D示出當從安裝基板一側看根據(jù)本發(fā)明設計的引線框架型封裝時的LSI安裝 狀態(tài)下的作為阻抗的返回損耗的結果的圖；圖7E示出在根據(jù)本發(fā)明設計的引線框架型封裝的差模下的近端串擾和遠端串擾 的頻率響應的示例的圖；圖8是示出當只有引線引腳布置被設置為與本發(fā)明相同時的電子系統(tǒng)的構造示 例的透視圖；圖9A示出圖8的電子系統(tǒng)的第一輸入部分A中的差模中的返回損耗和插入損耗 的頻率響應的圖；圖9B示出圖8的電子系統(tǒng)的第一輸入部分A中的共模中的返回損耗和插入損耗 的頻率響應的圖；圖9C示出圖8的電子系統(tǒng)的第二輸入部分B中的差模中的返回損耗和插入損耗 的頻率響應的圖；圖9D示出圖8的電子系統(tǒng)的第二輸入部分B中的共模中的返回損耗和插入損耗 的頻率響應的圖；圖IOA示出當具有本發(fā)明的互連結構的半導體器件在10(ibpS進行操作時從引線 引腳輸出的信號波形；圖IOB示出當具有本發(fā)明的互連結構的半導體器件在10(ibpS進行操作時被輸入 到安裝基板的信號波形；圖11是示出根據(jù)本發(fā)明的第二實施例的互連結構的平面圖；以及圖12是示出本發(fā)明的互連結構設計方法的流程圖。
具體實施例方式在下文中，將會參考附圖描述根據(jù)本發(fā)明的半導體器件的互連結構。[第一實施例]圖4A是示出應用根據(jù)本發(fā)明的第一實施例的互連結構的半導體器件10和安裝基 板20的平面圖。圖4B是沿著圖4A中的線A-A’的半導體器件和安裝基板的截面圖。將會描述圖4A和圖4B中的半導體器件10和安裝基板20。半導體器件10被提供 有LSI芯片11、安裝部件12、引線引腳131、鍵合線14以及模樹脂15。而且，安裝基板20被提供有安裝板21和互連22。LSI芯片11被安裝在安裝部件12上。多個引線引腳131被布置在安裝部件12周 圍。LSI芯片11的連接焊盤(未示出)通過鍵合線14與引線引腳131或者安裝部件12相 連接。模樹脂15包圍LSI芯片11、安裝部件12以及鍵合線14和引線引腳131的一部分。 引線引腳131的另一部分從模樹脂15露出。互連圖案22被布置在安裝板21的表面上。引 線引腳131的另一部分的頂端與互連圖案22相連接。圖5A是部分地示出根據(jù)本發(fā)明的第一實施例的互連結構的平面圖。圖5B是部分 地示出根據(jù)本發(fā)明的第一實施例的互連結構的透視圖。圖5A和圖5B中所示的結構是圖4A和圖4B中所示的互連結構的一部分。圖5A 和圖5B中所示的互連結構被提供有第一至第七引線引腳131a至131g。第一、第四、以及第 七引線引腳131a、131d、以及131g被用作提供預定的電壓的電源引線引腳或者提供接地電 壓的接地引線引腳。第二、第三、第五、以及第六引線引腳131b、131c、131e、以及131f被用 作用于差分信號的成對的引線引腳。在這里，第二和第三引線引腳131b和131c是用于第 一差分信號的一對引線引腳。而且，第五和第六引線引腳131e和131f是用于第二差分信 號的一對引線引腳。在本實施例中，兩個引線引腳131b和131c被彼此相鄰地布置。而且，兩個電源引 線引腳131a和131d被布置為用于第一差分信號的兩個引線引腳131b和131d被放置在引 線引腳131a和131d之間。換言之，第一電源引線引腳131a、第一差分信號引線引腳131b、 第二差分信號引線引腳131c、以及第二電源引線引腳131d被按順序布置。在模樹脂15外的各種引線引腳131的一部分與安裝基板20連接并且被稱為外引 線引腳部分。在本實施例中的初始狀態(tài)下，外引線引腳之間的間隔是恒量。換言之，在本實 施例中的初始狀態(tài)下，外引線引腳被以相同的節(jié)距布置。假設用于一個差分信號的信號線之間的距離是S。而且，假設在用于差分信號的信 號引線引腳和與該信號引線引腳相鄰的電源引線引腳之間的距離是G。此外，假設外引線引 腳的高度是H。在本實施例中，與差分信號引線引腳相鄰的電源引線引腳用作用于通過差分信號 引線引腳傳輸?shù)男盘柕姆祷芈窂?。因此，替代兩個電源引線引腳，可以使用兩個接地引線引 腳。然而，在圖4A、圖4B、圖5A以及圖5B的情況下，所謂的裸露管芯焊盤結構被采用并且 接地位于LSI管芯的正下方。即，因為不要求接地引線引腳，所以在圖4a、圖4B、圖5A以及 圖5B中，電源引線引腳被用作返回路徑。在本實施例中，對于差分信號的兩個引線引腳和兩個電源引線引腳采用共面結 構。在該共面結構中，返回路徑阻抗相對高。通過與信號引線引腳相鄰的電源引線引腳提 供返回路徑。在H >> G的情況下，基于G唯一地確定單端模式下的阻抗。能夠將信號分 配到間隔了 G的返回路徑，其中G大致等于引線引腳的寬度，從而能夠降低太高的單端模式 阻抗，以提高信號傳輸特性。如上所述，在引線框架型封裝中，引線引腳之間的耦合相當強。通過使用此結構中 的耦合，共模阻抗能夠接近于是想要的值的25 Ω。為此，G被設置為充分地小于S。當保持 引線引腳節(jié)距的總和S+G恒定時G的減少引起S的增加。這時，差分信號引線引腳之間的 耦合變弱并且信號引線引腳與電源引線引腳之間的耦合變強。結果，共模阻抗減少。
布置用于第一差分信號的一對引線引腳131b和131c和用于第二差分信號的一對 引線引腳131e和131，如圖5A和圖5B中所示。第二電源引線引腳131d被布置在用于差分 信號的兩對引線引腳之間。電源引線引腳131d是用于第一差分信號的返回路徑，并且也是 用于第二差分信號的返回路徑。換言之，兩個差分信號共享電源引線引腳131d。電源引線 引腳131d用作兩個差分信號之間的屏蔽。即，通過電源引線引腳131d的存在來限制兩個 差分信號之間的串擾。此外，因為電源引線引腳131d用作用于兩個信號的返回路徑，所以 在半導體器件中能夠減少引腳的數(shù)目。在本發(fā)明中，存在S與G的最佳比率。例如，當增加S并且減少G時，共模阻抗減 少然而串擾增加。這是因為相鄰的差分信號引線引腳之間(準確地說，每個被包含在不同 的差分信號對中的差分信號引腳彼此相鄰的兩個引線引腳之間)的距離變小。相反地，當 減少S并且增加G時，串擾減少然而共模阻抗狀態(tài)開始增加。最初，在S = G的條件下共模 阻抗已經(jīng)不適當?shù)馗摺Ｒ虼?，當串擾和共模阻抗被很好地平衡時，最佳比率滿足下述關系0 < G/S < 1當通過使用電磁場模擬器分析各種情況時，在許多情況下最佳比率滿足下述關 系G/S ^ 1/2 ο因此，當最優(yōu)化本發(fā)明的互連結構時，G/S = 1/2的初始值是最有效率的。圖12是示出本發(fā)明的互連結構設計方法的流程圖。步驟Sl 在步驟Sl開始本發(fā)明的互連結構設計方法。步驟S2 設置G S = 1 2的初始值。步驟S3 通過電磁場分析產(chǎn)生插入板模型。步驟S4 計算相鄰的第一和第二差分信號之間的串擾和共模阻抗。應注意的是，作為共模 阻抗，可以精確地計算共模下的返回損耗。步驟S5 分別確認共模阻抗和串擾是否小于預設值。當串擾或者共模阻抗超過預設值時， 執(zhí)行步驟S6。當串擾和共模阻抗?jié)M足上述條件時，執(zhí)行步驟S7。步驟S6 改變G和S的值。具體地，為了減少串擾，S減少并且G增加。而且，為了減少共 模阻抗，S增加并且G減少。在這里，不能同時減少串擾和共模阻抗。因此，需要預先基于 使用互連結構的LSI單獨地確定將主要減少串擾和共模阻抗中的哪一個。然后，控制流程 返回到步驟S3。步驟S7 本發(fā)明的互連結構設計方法結束。接下來，將會描述本發(fā)明中的阻抗匹配操作。由于I/O電路的寄生電容導致LSI 電路的輸出阻抗通常小于50 Ω。在本發(fā)明中，當從安裝基板，g卩，從外引線引腳看時，輸出阻抗與50Ω左右的值匹配。應注意的是，本發(fā)明的一個特征在于阻抗匹配操作。隨著頻率上升得較高，由于其自己的電感使得從LSI焊盤看的返回路徑引線引腳 的阻抗增加，并且當引線引腳的長度達到傳輸信號波長的1/4時達到最大值。用作返回路 徑的引線引腳與安裝基板上的接地線或者電源線相連接。因為在外引線引腳的頂端處引線 引腳上的電壓幅值變成最小，因此在從頂端離開傳輸信號的1/4波長的點處的幅值電壓變 成最大值，即，阻抗變成最大值。因此，在LSI側的引線引腳的末端處，阻抗變成最大值。因 為LSI側的引線引腳的末端是與鍵合線的連接點，因此此點處的阻抗是鍵合線的阻抗。當返回路徑的阻抗增加時，用于差分信號的引線引腳之間的耦合變強。這時，從外 部接地有關的LSI側看的差模阻抗，例如，安裝基板上的接地點在下降方向上變化。另一方 面，因為從外部接地看的返回路徑的阻抗增加，因此隨著引線引腳長度變長，與返回路徑引 線引腳有關的差模阻抗首先減少，但是然后逐漸地增加，并且在差分信號的波長的1/4的 點處達到最大值。因此，在從0到差分信號的波長的1/4的一些點處，與返回路徑引線引腳 有關的差模阻抗被最小化。在非常粗略的近似中，在作為處于正中間的、差分信號的波長的 1/8的點處，差模阻抗被最小化。如上所述，I/O輸出電路的輸出阻抗在GHz帶中具有低值。在這里，假定引線引腳 的阻抗的虛部被近似地設置為I/O輸出電路的阻抗的虛部的-1倍。即，引線引腳的阻抗和 I/O輸出電路的阻抗被設置為具有復共軛關系。因此，I/O輸出電路的阻抗和引線引腳的阻 抗彼此匹配。這時，獲得大約50 Ω的值作為當從引線引腳側看時的引線引腳的阻抗。在實際情況中，I/O輸出電路的輸出阻抗的等效電路近似地表達為RC并聯(lián)電路。 因此，在更靠近頂端的點而不是差分信號的1/8波長的點處進行阻抗匹配。在許多情況下 點處于差分信號的1/8波長至1/16波長的范圍內。而且，為了在寬帶中執(zhí)行阻抗匹配，所 謂的Q值必須被使得很小。為此，返回路徑引線引腳的電感需要變成非常小。這樣，從寬帶 設計的觀點，最佳引線引腳長度變成短于差分信號的1/8波長。在圖5Α和圖5Β的構造中，在差分信號的1/4波長處，差模阻抗變成最高，即，傳輸 特性退化作為副效應。在這樣的情況下的值確實是引線引腳側的鍵合線的頂端的阻抗。為 了減少此副效應，降低阻抗并且足夠高地設置1/4波長頻率就足夠了。為了降低阻抗和控 制長度，線被布置為耦合電源引線引腳和接地引線引腳。而且，應通過調節(jié)引線引腳長度來 使引線引腳接近1/16波長，以足夠高地設置1/4波長頻率。圖6是示出本發(fā)明中的阻抗的跡線的史密斯圖。此史密斯圖示出計算的結果，包 括鍵合線。圖6上的點示出在比率(1/4，1/8，1/16)的從LSI側看的半導體封裝的阻抗和 在操作頻率以及差分信號波長(λ)處的LSI的輸出阻抗(LSI Zout) 0根據(jù)此史密斯圖觀 察到下述問題。首先，在1/4波長處，阻抗被最大化。接下來，在1/8波長附近，其接近LSI 的輸出阻抗的復共軛(相對于X軸對稱)。此外，在1/16波長附近，其具有接近純電阻的阻 抗。因此，為了抑制Q值并且執(zhí)行寬帶匹配，引線引腳的長度被設置為差分信號的1/8 波長和其1/16波長之間。這樣，在本發(fā)明中，因為能夠僅根據(jù)引線引腳的長度控制頻率特 性并且進行設置，因此存在沒有接收由于制造變化導致的影響的特征。圖7A示出在根據(jù)本發(fā)明設計的引線框架型封裝的差模中的返回損耗(反射損耗) 和插入損耗的頻率響應的示例的圖。圖7B示出在根據(jù)本發(fā)明設計的引線框架型封裝的共模中的反射損耗和插入損耗的頻率響應的示例的圖。圖7C示出當從安裝基板看根據(jù)本發(fā) 明設計的引線框架型封裝時在LSI安裝狀態(tài)下的作為返回損耗的阻抗測量結果的圖。在這 里，示出的阻抗屬于輸出電路。圖7D示出當從安裝基板看根據(jù)本發(fā)明設計的引線框架型封 裝時在LSI安裝狀態(tài)下的作為返回損耗的阻抗測量結果的圖。然而，顯示的阻抗屬于輸入 電路。圖7E示出在根據(jù)本發(fā)明設計的引線框架型封裝的差模下的近端串擾(NEXT)和遠端 串擾(FEXT)的頻率響應的示例的圖。從圖7A和圖7B中的圖能夠看到，具有本發(fā)明的互連結構的電子電路在10(ibpS或 者更多的高傳輸率上具有好的傳輸特性。除了差模傳輸特性在1/4波長頻率處局部地下降 之外，能夠獲得好的傳輸特性。關于共模，可以看到阻抗的上升被限制到5GHz的附近。從圖7C和圖7D的圖看到，在差模曲線中存在穩(wěn)定狀態(tài)(plateau)。這表示阻抗匹 配操作起到如期的作用。從圖7E的圖能夠看到，特性是非常好的，其中直到3GHz，串擾至多是(_40dB)。接下來，示出本發(fā)明的一個特征在于尺寸控制，而只是在僅幾何布置的順序上沒 有獲得想要的效果。圖8是示出當僅引線引腳布置被設置為與本發(fā)明相同時的電子系統(tǒng)的構造示例 的透視圖。圖8的電子系統(tǒng)被提供有第一和第二輸出部分A和B。圖9A示出在圖8的電子系統(tǒng)的第一輸入部分A中的差模中的返回損耗和插入損 耗的頻率響應的圖。圖9B示出在圖8的電子系統(tǒng)的第一輸入部分A中的共模中的返回損 耗和插入損耗的頻率響應的圖。圖9C示出在圖8的電子系統(tǒng)的第二輸入部分B中的差模 中的返回損耗和插入損耗的頻率響應的圖。圖9D示出在圖8的電子系統(tǒng)的第二輸入部分 B中的共模中的返回損耗和插入損耗的頻率響應的圖。從圖9A至圖9D可以看到，圖8的電子系統(tǒng)的信號傳輸特性非常不同于本發(fā)明。在 差模中特性不是很好，并且在共模中非常差。而且，可以看到，兩個信號之間的特性差異大。 這些結果示出在本發(fā)明中尺寸控制是非常重要的。圖IOA示出當具有本發(fā)明的互連結構的半導體器件在10(ibpS操作時從引線引腳 輸出的信號波形。圖IOB示出當具有本發(fā)明的互連結構的半導體器件在10(ibpS操作時被 輸入到安裝基板的信號波形。從圖IOA和圖IOB中可以看到，信號波形的眼圖很好并且因此，具有本發(fā)明的互連 結構的半導體器件能夠妥善處理10(ibpS或者更多的高傳輸率。[第二實施例]在本發(fā)明的第二實施例中，在諸如印制電路板的傳輸線基板上構造與本發(fā)明的第 一實施例相同的結構。為此，包括返回路徑的整個引線框架被替換為帶狀線或者微帶線以 具有共面結構。盡管在帶狀線或者微帶線中電源或者接地被構造為平面，但是為了獲得本 發(fā)明的效果，要求寬度和長度的縱橫比等于或者小于1/2。圖11是示出根據(jù)本發(fā)明的第二實施例的互連結構的平面圖?；ミB結構被提供有 第一電源線132a、第一差分信號線132b、第二差分信號線132c、第二電源線132d以及鍵合 線14。在第一和第二電源線13 和132d中，其被提供有導通孔16。與第一和第二電源線 13 和132d相同的電源電壓被施加給導通孔16。應注意的是，可以使用接地的接地線替 代兩個電源線13 和132d從而導通孔16也接地。
在這樣的情況下，必須注意被布置在返回路徑互連中的導通孔16之間的間隔。在 布置導通孔16的電源線13 和132d的點處，阻抗具有最小值。因此，當被提供在同一電 源線中的兩個導通孔之間的距離等于或者小于差分信號的波長的1/16時，不存在阻抗匹 配方案。而且，當兩個導通孔之間的距離超過1/4波長時，要求切斷任何較長的部分，因為 阻抗匹配沒有意義。這是因為被提供在印制電路板上的互連非常長，與引線框架不同。因此，被提供在同一電源線上的兩個導通孔之間的距離應處于操作信號的波長的 1/16至其波長的1/4的范圍內。如果保持此限制，那么即使印制電路板上的互連的全長超 過差分信號的波長的1/4，也獲得相同的效果。應注意的是，在通常的信號完整性中，存在接地導通孔必須以盡可能短的間隔布 置的描述。然而，在本發(fā)明中，相反地，必須在兩個導通孔之間提供足夠的距離。而且，與本發(fā)明的第一實施例一樣，電源線13 和132d上與鍵合線14的連接點 與離鍵合線14最近的導通孔16的距離必須處于差分信號的波長的1/16到波長的1/8的 范圍內。盡管已經(jīng)結合其數(shù)個實施例描述了本發(fā)明，但是對本領域的技術人員來說顯然的 是，這些實施例僅被提供用于示出本發(fā)明，并且不應依賴于這些實施例在限制的意思上解 釋權利要求。
權利要求
1.一種互連結構，包括第一和第二差分信號互連，所述第一和第二差分信號互連用于傳輸差分信號；和 第一和第二電壓互連，所述第一和第二電壓互連被施加有預定的電壓， 其中所述第一電壓互連、所述第一差分信號互連、所述第二差分信號互連以及所述第 二電壓互連被按順序布置，其中所述第一和第二差分信號互連之間的間隔比所述第一電壓互連和所述第一差分 信號互連之間的間隔長，并且比所述第二差分信號互連和所述第二電壓互連之間的間隔 長，并且其中當?shù)谝贿B接點和離所述第一連接點最近的第二連接點被提供在所述第一和第二 差分信號互連以及所述第一和第二電壓互連中的任何一個上時，所述第一連接點和所述第 二連接點之間的距離在差分信號的波長的1/16至其波長的1/8的范圍內。
2.一種包括互連結構的半導體器件，其中所述互連結構包括第一和第二差分信號互連，所述第一和第二差分信號互連用于傳輸差分信號；和 第一和第二電壓互連，所述第一和第二電壓互連被施加有預定的電壓， 其中所述第一電壓互連、所述第一差分信號互連、所述第二差分信號互連以及所述第 二電壓互連是引線引腳并且被按順序布置，其中所述第一和第二差分信號互連之間的間隔比所述第一電壓互連和所述第一差分 信號互連之間的間隔長，并且比所述第二差分信號互連和所述第二電壓互連之間的間隔 長，并且其中當?shù)谝贿B接點和離所述第一連接點最近的第二連接點被提供在所述第一和第二 差分信號互連以及所述第一和第二電壓互連中的任何一個上時，所述第一連接點和所述第 二連接點之間的距離在差分信號的波長的1/16至其波長的1/8的范圍內。
3.一種包括互連結構的電子設備，其中所述互連結構包括第一和第二差分信號互連，所述第一和第二差分信號互連用于傳輸差分信號；和 第一和第二電壓互連，所述第一和第二電壓互連被施加有預定的電壓， 其中所述第一電壓互連、所述第一差分信號互連、所述第二差分信號互連以及所述第 二電壓互連是傳輸線并且被按順序布置，其中當?shù)谝贿B接點和離所述第一連接點最近的第二連接點被提供在所述第一和第二 差分信號互連以及所述第一和第二電壓互連中的任何一個上時，所述第一和第二連接點與 導體相連接，并且所述第一連接點和所述第二連接點之間的距離在差分信號的波長的1/16 至其波長的1/8的范圍內。
4.一種互連結構的設計方法，其中所述互連結構包括第一和第二差分信號互連，所述第一和第二差分信號互連用于傳輸差分信號；和 第一和第二電壓互連，所述第一和第二電壓互連被施加有預定的電壓， 其中所述第一電壓互連、所述第一差分信號互連、所述第二差分信號互連以及所述第 二電壓互連被按順序布置， 其中所述設計方法包括設置所述第一電壓互連和所述第一差分信號互連之間的間隔、所述第一差分信號互連 和所述第二差分信號互連之間的間隔、以及所述第二差分信號互連和所述第二電壓互連之間的間隔的初始值；基于所述間隔計算串擾和共模阻抗；當所述串擾和所述共模阻抗中的至少一個不滿足預定的條件時改變所述間隔中的任 何一個；和重復所述計算和所述改變直到所述串擾和所述共模阻抗二者都滿足所述預定的條件， 其中所述設置包括當假設所述第一電壓互連和所述第一差分信號互連之間的間隔或者所述第二差分信 號互連和所述第二電壓互連之間的間隔被設置為第一間隔，并且所述第一差分信號互連和 所述第二差分信號互連之間的間隔被設置為第二間隔時，將所述第一間隔與所述第二間隔 之比設置為1比2。
5.根據(jù)權利要求4所述的設計方法，其中所述改變包括 增加所述第一間隔并且減少所述第二間隔，以減少串擾；減少所述第一間隔并且增加所述第二間隔，以減少共模阻抗；和 當所述串擾和所述共模阻抗二者都應被減少時，基于所述預定的條件選擇所述增加和 所述減少中的一個。
6.根據(jù)權利要求4或者5所述的設計方法，其中所述計算包括 執(zhí)行電磁場分析；和計算共模下的返回損耗作為所述共模阻抗。
全文摘要
本發(fā)明提供了一種互連結構。互連結構包括被提供為傳輸差分信號的第一和第二差分信號互連；和被施加有預定的電壓的第一和第二電壓互連。第一電壓互連、第一差分信號互連、第二差分信號互連以及第二電壓互連被按順序布置。第一和第二差分信號互連之間的間隔比第一電壓互連和第一差分信號互連之間的間隔長并且比第二差分信號互連和第二電壓互連之間的間隔長。當?shù)谝贿B接點和離第一連接點最近的第二連接點被提供在第一和第二差分信號互連以及第一和第二電壓互連中的任何一個上時，第一連接點和第二連接點之間的距離處于差分信號的波長的1/16至其波長的1/8的范圍內。
文檔編號H01L23/66GK102142420SQ20111003418
公開日2011年8月3日 申請日期2011年1月28日 優(yōu)先權日2010年1月28日
發(fā)明者及川隆一 申請人:瑞薩電子株式會社