專利名稱：垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體設(shè)計(jì)及制造技術(shù)領(lǐng)域，特別涉及一種垂直折疊式快閃存儲(chǔ)器陣列結(jié)構(gòu)。
背景技術(shù)：
快閃存儲(chǔ)器具有存儲(chǔ)數(shù)據(jù)掉電后仍然不會(huì)丟失的特點(diǎn)，特別適用于移動(dòng)通訊和計(jì)算機(jī)存儲(chǔ)部件等領(lǐng)域。有些快閃存儲(chǔ)器還具有高密度存儲(chǔ)能力，適用于大容量移動(dòng)存儲(chǔ)介質(zhì)等方面的應(yīng)用。SONOS型快閃存儲(chǔ)器具有硅-氧化層-氮化層-氧化層-硅結(jié)構(gòu)，包括一層隧穿氧化層，一層氮化硅層和一層阻擋氧化層。SONOS型快閃存儲(chǔ)器采用量子隧穿效應(yīng)或者熱載流子注入效應(yīng)將電荷(電子或空穴)通過(guò)隧穿氧化層注入到氮化硅層，并被氮化硅層中的電荷陷阱俘獲，從而引起器件單元閾值電壓的改變，達(dá)到數(shù)據(jù)存儲(chǔ)的效果。如圖1所示，為現(xiàn)有的基于NAND串行架構(gòu)的SONOS快閃存儲(chǔ)器陣列。一系列SONOS 存儲(chǔ)模塊接在一起，這些SONOS存儲(chǔ)單元管通過(guò)一個(gè)漏端選擇管分別連接到多條位線101 上。存儲(chǔ)單元管的源端通過(guò)一個(gè)源端選擇管連接到一條公用源線(SL) 103上。存儲(chǔ)單元管的柵極則通過(guò)多一系列晶硅走線連接在一起，形成字線(WL) 105。所述NAND結(jié)構(gòu)存儲(chǔ)器具有NAND架構(gòu)的高容量存儲(chǔ)器能力，并采用FN隧穿機(jī)制進(jìn)行編程和擦除操作。但隨著對(duì)存儲(chǔ)器大容量和高密度的需求日益增加，傳統(tǒng)的平面NAND陣列快閃存儲(chǔ)器受器件尺寸不能無(wú)止盡縮小的限制，并不能進(jìn)一步的提高存儲(chǔ)器的容量和密度，因此三維存儲(chǔ)概念被提出。如圖2所示，為現(xiàn)有的垂直溝槽型的SONOS存儲(chǔ)器單元截面示意圖。例如，申請(qǐng)?zhí)枮?00410009676. 3的專利申請(qǐng)所提出的SONOS存儲(chǔ)器單元包括ρ型襯底、ρ阱、深槽和深槽底部的η型摻雜區(qū)、深槽兩側(cè)的漏極區(qū)和源級(jí)區(qū)，其中深槽內(nèi)是二氧化硅隧穿介質(zhì)層、電荷俘獲層、絕緣介質(zhì)層和多晶硅控制柵構(gòu)成的柵結(jié)構(gòu)。編程操作時(shí)，若對(duì)漏極區(qū)進(jìn)行編程，則對(duì)漏極區(qū)施加正電壓，使源級(jí)區(qū)浮空或接地，對(duì)多晶硅控制柵施加負(fù)電壓；若對(duì)源極區(qū)進(jìn)行編程，則對(duì)源極區(qū)施加正電壓，使漏級(jí)區(qū)浮空或接地，對(duì)多晶硅控制柵施加負(fù)電壓。擦除操作時(shí)，對(duì)控制柵施加正電壓，源級(jí)區(qū)和漏極區(qū)浮空或接地。讀取操作時(shí)，若對(duì)源極區(qū)信息進(jìn)行讀取，則對(duì)漏極區(qū)施加正電壓，使源級(jí)區(qū)接地，對(duì)控制柵施加正或負(fù)電壓；若對(duì)漏極區(qū)信息進(jìn)行讀取，則對(duì)源極區(qū)施加正電壓，使漏級(jí)區(qū)接地，對(duì)多晶硅控制柵施加正或負(fù)電壓。該結(jié)構(gòu)采用帶帶隧穿熱空穴注入原理進(jìn)行編程，采用溝道F-N擦除進(jìn)行擦除。其垂直溝道的結(jié)構(gòu)有利于三維集成?；诳v向溝道存儲(chǔ)單元管管的概念，M Kidoh等人于2010年在US. 20100200906中提出了一種垂直串聯(lián)的SONOS快閃存儲(chǔ)器陣列結(jié)構(gòu)。如圖3所示，為現(xiàn)有垂直串聯(lián)的SONOS 快閃存儲(chǔ)器結(jié)構(gòu)圖。兩相鄰NAND存儲(chǔ)模塊通過(guò)底部的CP連接形成“U-shaped pipe”，CP 是由底部柵電極控制的晶體管?！癠”形串一端與位線BL連接，另一端與源線SL連接。BL和 SL由不同層金屬走線形成。晶體管的選擇柵和控制柵都位于BL和SL下方。控制柵(WL) 有縫隙相互隔離，形如梳子。存儲(chǔ)介質(zhì)包括一層阻擋氧化層、一層電荷俘獲層、一層氧化隧穿層。通過(guò)在位線、字線、源線施加不同的電壓組合，可以實(shí)現(xiàn)陣列中某一個(gè)或某幾個(gè)存儲(chǔ)單元管的編程、擦除、讀取操作。現(xiàn)有技術(shù)存在的缺點(diǎn)是，圖3中垂直串聯(lián)的SONOS快閃存儲(chǔ)器工藝及控制方式均比較復(fù)雜，因此急需改進(jìn)。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)缺陷，提出了一種垂直式折疊快閃存儲(chǔ)器陣列結(jié)構(gòu)。為達(dá)到上述目的，本發(fā)明一方面提出一種垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，包括呈列和行分布的垂直折疊式存儲(chǔ)模塊，所述垂直折疊式存儲(chǔ)模塊包括漏選擇管、底部連接線和源選擇管，以及連接在所述漏選擇管和所述底部連接線之間以及所述源選擇管和所述底部連接線之間的多個(gè)存儲(chǔ)單元管，其中，每個(gè)所述存儲(chǔ)單元管的柵結(jié)構(gòu)均與一個(gè)字線相連，每個(gè)所述漏選擇管的漏極與一個(gè)位線相連，且第N列中第M個(gè)垂直折疊式存儲(chǔ)模塊中漏選擇管的漏極與第N+1列的第M-I個(gè)垂直折疊式存儲(chǔ)模塊中源選擇管的源極均與同一個(gè)位線相連，所述N列中所有垂直折疊式存儲(chǔ)模塊的漏選擇管和源選擇管的柵極分別與同一個(gè)漏選擇線和同一個(gè)源選擇線相連，所述N和M為整數(shù)。在本發(fā)明的一個(gè)實(shí)施例中，所述存儲(chǔ)單元管包括管狀多晶硅體區(qū)，其中，所述多晶硅體區(qū)中填充有絕緣介質(zhì)；和包圍所述多晶硅體區(qū)的管狀柵結(jié)構(gòu)。在本發(fā)明的一個(gè)實(shí)施例中，所述管狀柵結(jié)構(gòu)包括依次包圍所述多晶硅體區(qū)的管狀隧穿氧化層、管狀氮化硅層、管狀阻擋氧化層和管狀柵極層。在本發(fā)明的一個(gè)實(shí)施例中，所述存儲(chǔ)單元管為陷阱電荷俘獲型存儲(chǔ)器或納米晶存儲(chǔ)器。在本發(fā)明的一個(gè)實(shí)施例中，其中，如果在選中的存儲(chǔ)單元管的字線施加編程電壓， 且將所述選中的存儲(chǔ)單元管與所述漏選擇管之間的存儲(chǔ)單元管開啟，并將所述選中的存儲(chǔ)單元管與所述源選擇管之間的存儲(chǔ)單元管關(guān)閉，同時(shí)向與所述選中的存儲(chǔ)單元管的漏選擇管相連的位線施加編程電壓，并向其他位線施加接地電壓，則對(duì)所述選中的存儲(chǔ)單元管進(jìn)行編程寫入操作。在本發(fā)明的一個(gè)實(shí)施例中，其中，如果在選中的一個(gè)或多個(gè)存儲(chǔ)單元管的字線施加擦除電壓，并向與所述選中的一個(gè)或多個(gè)存儲(chǔ)單元管相連的漏選擇管和源選擇管的漏選擇線和源選擇線施加接地電壓，同時(shí)對(duì)所有位線施加接地電壓，則對(duì)所述選中的一個(gè)或多個(gè)存儲(chǔ)單元管進(jìn)行擦除操作。在本發(fā)明的一個(gè)實(shí)施例中，其中，如果在選中的存儲(chǔ)單元管的字線施加讀取電壓， 且向與所述選中的存儲(chǔ)單元管相連的漏選擇管和源選擇管的漏選擇線和源選擇線以及未選擇的字線施加讀取傳輸電壓，并向所述漏選擇管的漏極和源選擇管的源極相連的位線分別施加讀取電壓和接地電壓，并使得其余未選中的位線浮空，則對(duì)所述選中存儲(chǔ)單元管進(jìn)行讀取操作。本發(fā)明實(shí)施例再一方面還提出了一種垂直折疊式存儲(chǔ)器結(jié)構(gòu)，包括呈列和行分布的存儲(chǔ)單元管組，所述存儲(chǔ)單元管組包括多個(gè)存儲(chǔ)單元管，其中，每個(gè)所述存儲(chǔ)單元管的柵結(jié)構(gòu)均與一個(gè)字線相連；多個(gè)漏選擇管和多個(gè)源選擇管，其中，第N列的存儲(chǔ)單元管組中的每一個(gè)均與一個(gè)漏選擇管相連，第N+1列的存儲(chǔ)單元管組中的每一個(gè)均與一個(gè)源選擇管
5相連；多個(gè)底部連接線，所述底部連接線連接在第N列的第M行的存儲(chǔ)單元管組與所述第 N+1列的第M+1行的存儲(chǔ)單元管組之間，其中，每一行的所述存儲(chǔ)單元管組對(duì)應(yīng)的漏選擇管的漏極和源選擇管的源極均與同一個(gè)位線相連，所述N和M為整數(shù)。在本發(fā)明的一個(gè)實(shí)施例中，所述存儲(chǔ)單元管包括管狀多晶硅體區(qū)，其中，所述多晶硅體區(qū)中填充有絕緣介質(zhì)；和包圍所述多晶硅體區(qū)的管狀柵結(jié)構(gòu)。在本發(fā)明的一個(gè)實(shí)施例中，所述管狀柵結(jié)構(gòu)包括依次包圍所述多晶硅體區(qū)的管狀隧穿氧化層、管狀氮化硅層、管狀阻擋氧化層和管狀柵極層。在本發(fā)明的一個(gè)實(shí)施例中，所述存儲(chǔ)單元管為陷阱電荷俘獲型存儲(chǔ)器或納米晶存儲(chǔ)器。在本發(fā)明的一個(gè)實(shí)施例中，存儲(chǔ)單元管的管狀溝道區(qū)為多晶硅或硅鍺摻雜半導(dǎo)體。本發(fā)明實(shí)施例提出的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)不僅結(jié)構(gòu)簡(jiǎn)單，而且非常適合存儲(chǔ)器的三維集成，從而極大地提高垂直折疊式存儲(chǔ)器結(jié)構(gòu)的高密度大容量存儲(chǔ)能力。另外， 本發(fā)明實(shí)施例提出的編程、擦除以及讀取方式操作簡(jiǎn)單靈活。同時(shí)，本發(fā)明實(shí)施例對(duì)位線進(jìn)行復(fù)用以替代傳統(tǒng)NAND存儲(chǔ)器中的源選擇線(SL)，從而進(jìn)一步簡(jiǎn)化了生產(chǎn)制造工藝，節(jié)約了空間，進(jìn)一步提高存儲(chǔ)效率和容量。另外，在本發(fā)明實(shí)施例中所有的晶體管都是縱向溝道的垂直晶體管，使得器件縮小尺寸更加可行，適用于將來(lái)存儲(chǔ)器進(jìn)一步縮小發(fā)展的需要。本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過(guò)本發(fā)明的實(shí)踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中圖1為現(xiàn)有的基于NAND串行架構(gòu)的平面SONOS快閃存儲(chǔ)器；圖2為現(xiàn)有的垂直溝槽型的SONOS存儲(chǔ)器單元截面示意圖；圖3為現(xiàn)有垂直串聯(lián)的SONOS快閃存儲(chǔ)器陣列結(jié)構(gòu)圖；圖4為本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)的俯視圖；圖5為本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)的等效電路圖；圖6為本發(fā)明實(shí)施例一的垂直折疊存儲(chǔ)器陣列結(jié)構(gòu)的一個(gè)剖面圖；圖7a為本發(fā)明實(shí)施例一的源/漏選擇晶體管的剖面結(jié)構(gòu)圖；圖7b為本發(fā)明實(shí)施例一的存儲(chǔ)單元管的俯視圖；圖8為本發(fā)明實(shí)施例一的垂直溝道的選擇晶體管和存儲(chǔ)單元管在工作時(shí)縱向傳輸電流的原理示意圖；圖9a為對(duì)本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)進(jìn)行編程操作時(shí)各引線所加的電壓示意圖；圖9b為本發(fā)明提出存儲(chǔ)單元管陣列在編程時(shí)的機(jī)理示意圖；圖10為對(duì)本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)進(jìn)行擦除操作時(shí)各引線所加的電壓示意圖；圖Ila為對(duì)本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)進(jìn)行讀取操作時(shí)各引線所加的電壓示意圖；圖lib為對(duì)本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)在讀取時(shí)的機(jī)理示意圖；圖12為本發(fā)明實(shí)施例二的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)的俯視圖。
具體實(shí)施例方式下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。下文的公開提供了許多不同的實(shí)施例或例子用來(lái)實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡(jiǎn)化本發(fā)明的公開，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。在本發(fā)明的實(shí)施例中，為了表述清晰和簡(jiǎn)便，引入三維XYZ正交直角坐標(biāo)系，坐標(biāo)系定義如下垂直于襯底的方向?yàn)閆軸方向(第一方向)；平行于襯底的平面中一個(gè)方向?yàn)?X軸方向(第二方向)；平行于襯底的平面中另一方向?yàn)閅軸方向(第三方向)。實(shí)施例一，在本發(fā)明實(shí)施例中，提出的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)包括呈列和行分布的垂直折疊式存儲(chǔ)模塊，所述垂直折疊式存儲(chǔ)模塊包括漏選擇管、底部連接線和源選擇管，以及連接在所述漏選擇管和所述底部連接線之間以及所述源選擇管和所述底部連接線之間的多個(gè)存儲(chǔ)單元管，其中，每個(gè)所述存儲(chǔ)單元管的柵結(jié)構(gòu)均與一個(gè)字線相連，每個(gè)所述漏選擇管的漏極與一個(gè)位線相連，且第N列中第M個(gè)垂直折疊式存儲(chǔ)模塊中漏選擇管的漏極與第 N+1列的第M-I個(gè)垂直折疊式存儲(chǔ)模塊中源選擇管的源極均與同一個(gè)位線相連，所述N列中所有垂直折疊式存儲(chǔ)模塊的漏選擇管和源選擇管的柵極分別與同一個(gè)漏選擇線和同一個(gè)源選擇線相連，所述N和M為整數(shù)。在如上所述的三維XYZ正交直角坐標(biāo)系之中，在垂直襯底的TL平面上，重復(fù)二維排列的多個(gè)垂直襯底于的“U”形的存儲(chǔ)模塊STxy，其中，下標(biāo)χ表示該存儲(chǔ)模塊(存儲(chǔ)單元管串)在X方向上的坐標(biāo)，下標(biāo)y表示該存儲(chǔ)模塊在Y方向上的坐標(biāo)。每個(gè)存儲(chǔ)模塊STxy 依次由以下器件串聯(lián)一個(gè)漏選擇管(DST)、ζ個(gè)存儲(chǔ)單元管、一個(gè)折疊處的底部選擇管、ζ 個(gè)SONOS存儲(chǔ)單元管和一個(gè)源選擇管(SST)，其中，ζ并不僅限于4個(gè)，可以為2 16個(gè)。其中，漏選擇管和源選擇管為金屬-氧化層-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)串行連接的存儲(chǔ)單元管為垂直溝道的硅-氧化層-氮化硅-氧化層-硅型(S0N0Q存儲(chǔ)器，其個(gè)數(shù)在2對(duì)至16對(duì)之間，它包含一垂直襯底呈管狀的多晶硅體區(qū)，包圍體區(qū)之外的結(jié)構(gòu)是由一管狀隧穿氧化層、一管狀氮化硅層、一管狀阻擋氧化層及一多晶硅控制柵極層依次排列形成的柵結(jié)構(gòu)，體區(qū)管狀區(qū)內(nèi)填充絕緣介質(zhì)。在本發(fā)明的其他實(shí)施例中，存儲(chǔ)單元管還可以是和SONOS存儲(chǔ)器具有類似操作機(jī)理的其他陷阱電荷俘獲型存儲(chǔ)器，此類存儲(chǔ)器采用富含電荷陷阱的Hf02等高K材料取代SONOS存儲(chǔ)器中的氮化硅材料作為電荷俘獲層。在另外的實(shí)施例中，存儲(chǔ)單元管還可以是納米晶存儲(chǔ)器，此類存儲(chǔ)器采用具有量子點(diǎn)的納米晶材料取代SONOS存儲(chǔ)器中的氮化硅材料作為電荷存儲(chǔ)媒介。其中，漏選擇管、與其相鄰串聯(lián)的ζ個(gè)存儲(chǔ)單元管構(gòu)成存儲(chǔ)模塊的一支(STxya)； 源選擇管、與其相鄰串聯(lián)的ζ個(gè)存儲(chǔ)單元管構(gòu)成存儲(chǔ)模塊的另一支(STxyb)；兩個(gè)分支在底部連接線(底部重?fù)诫s區(qū)域)連接，從而形成“U”形的垂直折疊式存儲(chǔ)器結(jié)構(gòu)。其中，漏選擇管、源選擇管的氧化層和溝道區(qū)(0- 、SONOS存儲(chǔ)管的O-N-O-S區(qū)是多層管狀結(jié)構(gòu)，存儲(chǔ)模塊STxya和STxyb的管狀結(jié)構(gòu)沿Z方向貫穿在各自對(duì)應(yīng)的柵極(WL)中。Z方向上，多層平面柵平行疊放，所述垂直串行折疊結(jié)構(gòu)中存儲(chǔ)單元管的柵平面即為字線(WL)，源端選擇晶體管柵平面為源選擇線(SSL)，漏端選擇晶體管柵平面為漏選擇線(DSL)。下標(biāo)y相同的存儲(chǔ)模塊一支，例如STxla或者STx5b，其垂直管狀結(jié)構(gòu)貫穿Z方向上同一組柵，即分別為 WfLOl WfL(Z-I)I以及DSLULz5 m^2z-l)5以及SSL5 ；柵之間用介質(zhì)進(jìn)行隔離。在所有存儲(chǔ)陣列結(jié)構(gòu)的頂端分布位線(BL)，按一定的規(guī)律連接相應(yīng)的管狀結(jié)構(gòu)或晶體管源、漏極。如圖4所示，為本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器結(jié)構(gòu)的俯視圖。從該俯視圖中示出了在垂直折疊式存儲(chǔ)器結(jié)構(gòu)頂層的位線(BL)的走線示意圖。在整個(gè)存儲(chǔ)陣列的上端連接著平行于襯底的位選擇線(BL)層，其連接方式是(為了說(shuō)明方便，以下以4X3X4 的陳列為例，但本發(fā)明并不僅限于該數(shù)量的陣列)每個(gè)漏選擇管的漏極都和與之毗鄰的前一排的源選擇管的源級(jí)連接于同一條位線(BL)。例如，在圖4中存儲(chǔ)模塊STlO的漏選擇管的漏極與存儲(chǔ)模塊STOO的源選擇管的源級(jí)相連。且在本發(fā)明實(shí)施例中，每個(gè)源選擇管的源極都和與之毗鄰的后一排的漏選擇管的漏級(jí)連接于同一條位線(BL)，如圖4中存儲(chǔ)模塊 ST21的源選擇管源極與存儲(chǔ)模塊ST31、存儲(chǔ)模塊ST32的漏選擇管的漏級(jí)相連。在本發(fā)明的實(shí)施例中，對(duì)于不相連的區(qū)域采用絕緣介質(zhì)進(jìn)行隔離。本發(fā)明所述的該種位線連接方法，在存儲(chǔ)器陣列的操作中，可以實(shí)現(xiàn)位線復(fù)用，不同于已有的NAND架構(gòu)存儲(chǔ)器結(jié)構(gòu)中必須同時(shí)需要位線和源線(SL)才可對(duì)存儲(chǔ)器進(jìn)行操作，減小了走線所占的空間，提高了存儲(chǔ)單元管的密度，可實(shí)現(xiàn)進(jìn)一步的工藝尺寸縮小。如圖5所示，為本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器結(jié)構(gòu)的等效電路圖。圖5以每個(gè)垂直折疊式存儲(chǔ)結(jié)構(gòu)包含16個(gè)存儲(chǔ)單元管、三條位線、兩組字線為例，但本發(fā)明并不僅限于這個(gè)數(shù)量。如圖所示，對(duì)于由漏選擇管120、存儲(chǔ)單元管100-115及源選擇管130的存儲(chǔ)模塊來(lái)說(shuō)，漏選擇管120的漏極與位線BLO相連，源選擇管130的源極與位線BLl相連， 漏選擇線DSL和源選擇線SSL分別與漏選擇管120的柵極和源選擇管130的柵極相連。如圖6所示，為本發(fā)明實(shí)施例一的垂直折疊存儲(chǔ)器陣列結(jié)構(gòu)的一個(gè)剖面圖。圖6 為沿X軸正方向觀察時(shí)的存儲(chǔ)器陣列結(jié)構(gòu)剖面示意圖。所述的漏選擇管和源選擇管為垂直溝道的金屬-氧化層-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，其包含一平行硅襯底的多晶硅控制柵200，包圍于柵內(nèi)側(cè)的由外向內(nèi)的由一柵氧化層220、一多晶硅溝道層230、依次包圍的同心圓管狀結(jié)構(gòu)，以及位于柵結(jié)構(gòu)上側(cè)的重?fù)诫s漏極區(qū)域或源極區(qū)域210。其中，多個(gè)串行連接成“U”字形的存儲(chǔ)單元管為垂直溝道的硅-氧化層-氮化硅-氧化層-硅(silicon-oxide-nitride-oxide-silicon)型SONOS型存儲(chǔ)器。每個(gè)存儲(chǔ)單元管包含一平行硅襯底的多晶硅控制柵200，包圍于柵內(nèi)側(cè)的由外向內(nèi)的由一阻擋氧化層M0、一氮化硅層250、 一隧穿氧化層260及一多晶硅溝道層230依次包圍的同心圓管狀結(jié)構(gòu)，以及填充于管狀結(jié)構(gòu)中心的介質(zhì)觀0。所述的底部連接線300是在襯底有源區(qū)(ACT)中的重?fù)诫s區(qū)域，通常為η型摻雜，連接兩支存儲(chǔ)單元管串。以襯底平面(XY面)為水平面，漏、源選擇管和存儲(chǔ)單元管為串聯(lián)的縱向溝道晶體管，所有源/漏選擇管和存儲(chǔ)單元管都是環(huán)狀結(jié)構(gòu)。存儲(chǔ)單元管的柵極連接至字線WL上，漏選擇管的漏極和源選擇管的源級(jí)按圖4中所示方式連接至各個(gè)位線(BL)上。不同存儲(chǔ)單元管的柵結(jié)構(gòu)、管狀結(jié)構(gòu)之間用絕緣介質(zhì)(ID)填充實(shí)現(xiàn)隔離。在本發(fā)明的其他實(shí)施例中，所述存儲(chǔ)單元管還可以是和SONOS存儲(chǔ)器具有類似操作機(jī)理的其他陷阱電荷俘獲型存儲(chǔ)器，此類存儲(chǔ)器采用富含電荷陷阱的Hf02等高K材料取代 SONOS存儲(chǔ)器中的氮化硅材料作為電荷俘獲層。所述存儲(chǔ)單元管同時(shí)還可以是納米晶存儲(chǔ)器(nano-crystal memory)，此類存儲(chǔ)器采用具有量子點(diǎn)(quantum dot)的納米晶材料取代 S0N0S存儲(chǔ)器中的氮化硅材料作為電荷存儲(chǔ)媒介。如圖7a所示，為本發(fā)明實(shí)施例一的源/漏選擇晶體管的剖面結(jié)構(gòu)圖。所述的漏/ 源選擇晶體管位于存儲(chǔ)陣列的頂部，分別位于垂直折疊式存儲(chǔ)模塊的最上方。所述的漏/ 源選擇晶體管為垂直溝道的金屬-氧化層-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，包含一平行硅襯底的多晶硅控制柵DSG/SSG200，包圍于柵內(nèi)側(cè)的由外向內(nèi)的由一氧化層310、一多晶硅溝道層Poly-Si320依次包圍的同心圓管狀結(jié)構(gòu)，以及位于柵結(jié)構(gòu)上側(cè)的重?fù)诫s漏/源η+ 區(qū)330。其中，多晶硅溝道層Poly_Si320之間填充有介質(zhì)ID340。漏選擇管的重?fù)诫s漏極和源選擇管的重?fù)诫s源極與對(duì)應(yīng)的位線BL相連接。所述的該種不對(duì)稱、突變重?fù)诫s漏(源) 晶體管作為選擇晶體管，可以實(shí)現(xiàn)傳輸電流時(shí)，提供足夠的反型載流子(電子)；擦除選中時(shí)，所連接的位線BL施加選中電壓，溝道區(qū)的空穴被更有效地收集，來(lái)形成GIDL (柵極導(dǎo)致的漏端漏電)電流；并且當(dāng)所接的位線零偏壓、溝道區(qū)施加小正電壓時(shí)，漏電減小。如圖7b所示，為本發(fā)明實(shí)施例一的存儲(chǔ)單元管的截面俯視圖。在該實(shí)施例中存儲(chǔ)單元管為S0N0S存儲(chǔ)單元管。如圖所示，其包括一平行硅襯底的多晶硅柵WL400，包圍于柵內(nèi)側(cè)的由外向內(nèi)的由一阻擋氧化層Si&410、一氮化硅層Si3N4420(或者Hf02)、一隧穿氧化層Si&430及一多晶硅溝道層Poly_Si440依次包圍的同心圓管狀結(jié)構(gòu)，以及填充于管狀結(jié)構(gòu)中心的介質(zhì)ID450。所述存儲(chǔ)單元管還可以是和S0N0S存儲(chǔ)器具有類似操作機(jī)理的其他陷阱電荷俘獲型存儲(chǔ)器，此類存儲(chǔ)器采用富含電荷陷阱的HfO2等高K材料取代 S0N0S存儲(chǔ)器中的氮化硅材料作為電荷俘獲層。所述存儲(chǔ)單元管同時(shí)還可以是納米晶存儲(chǔ)器(nano-crystal memory)，此類存儲(chǔ)器采用具有量子點(diǎn)(quantum dot)的納米晶材料取代 S0N0S存儲(chǔ)器中的氮化硅材料作為電荷存儲(chǔ)媒介。如圖8所示，為本發(fā)明實(shí)施例一的垂直溝道的選擇晶體管和存儲(chǔ)單元管在工作時(shí)縱向傳輸電流的原理示意圖。通過(guò)控制所述漏選擇管及源選擇管的開啟和關(guān)閉來(lái)選中需要操作的存儲(chǔ)單元管所在存儲(chǔ)模塊(即存儲(chǔ)單元管串)，在選擇晶體管的柵極上施加適當(dāng)?shù)恼妷?Vsel (例如+3V)，則重?fù)诫s的η型漏/源區(qū)和P型體區(qū)的電子受該正向電壓吸引， 向體區(qū)與柵氧化層界面移動(dòng)并逐漸形成可以導(dǎo)電的溝道。通過(guò)控制存儲(chǔ)單元管的開啟和關(guān)斷來(lái)實(shí)現(xiàn)該存儲(chǔ)單元管的導(dǎo)通傳輸功能，在存儲(chǔ)管的柵極(即字線WL)上施加一正的傳輸電壓+Vp(例如+3V)，則P型體區(qū)的電子受該正向電壓吸引，向體區(qū)與柵氧化層界面移動(dòng)并逐漸形成可以導(dǎo)電的溝道。當(dāng)選擇管和存儲(chǔ)單元管柵極施加的正電壓為合適數(shù)值時(shí)，所形成的反型導(dǎo)電溝道彼此連通，且底部連接線是η+摻雜，也可以提供反型載流子(電子)， 則整個(gè)存儲(chǔ)單元串的體區(qū)與柵介質(zhì)界面處形成從自上而下的導(dǎo)電溝道，可理解為形成了貫通的η-區(qū)。在該溝道兩端連接的位線BL施加合適電壓，(例如分別為+4V和0V)，則導(dǎo)電溝道內(nèi)的電子受兩條位線之間的電場(chǎng)作用，按照一定方向流動(dòng)，從而實(shí)現(xiàn)傳輸，如圖8中左側(cè)一支選中導(dǎo)通的存儲(chǔ)模塊(圖中未畫完全)。反之，若選擇管的柵極未施加選中電壓， 或某幾個(gè)存儲(chǔ)單元管的字線未施加傳輸電壓，則體區(qū)與柵氧化層界面處不會(huì)形成反型的導(dǎo)電溝道，即不能實(shí)現(xiàn)傳輸功能，如圖8中右側(cè)一支選中導(dǎo)通的存儲(chǔ)模塊。此時(shí)，未施加傳輸電壓的存儲(chǔ)單元管與已形成反型溝道的存儲(chǔ)單元管在體區(qū)出現(xiàn)一個(gè)明顯的η型反型溝道 (η-區(qū))與ρ型體區(qū)的界面，如右圖中虛線橢圓框所示，形成已經(jīng)導(dǎo)通的存儲(chǔ)單元管的虛擬源區(qū)(V-S)。在本發(fā)明的一個(gè)實(shí)施例中，如果在選中的存儲(chǔ)單元管的字線施加編程電壓，且將所述選中的存儲(chǔ)單元管與所述漏選擇管之間的存儲(chǔ)單元管開啟，并將所述選中的存儲(chǔ)單元管與所述源選擇管之間的存儲(chǔ)單元管關(guān)閉，同時(shí)向與所述選中的存儲(chǔ)單元管的漏選擇管相連的位線施加編程電壓，并向其他位線施加接地電壓，則對(duì)所述選中的存儲(chǔ)單元管進(jìn)行編程寫入操作。具體地，如圖9a所示，為對(duì)本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器結(jié)構(gòu)進(jìn)行編程操作時(shí)各引線所加的電壓示意圖。圖9b所示為本發(fā)明提出存儲(chǔ)單元管陣列在編程時(shí)的機(jī)理示意圖。對(duì)于要編程的SONOS存儲(chǔ)單元管A，向于其柵極連接的字線施加一個(gè)負(fù)的編程電壓VP2 (例如-5V)，并向與其所在存儲(chǔ)模塊的漏選擇管漏極連接的位線施加一個(gè)正的編程電壓VPl (例如3V)，其余位線均接地。同時(shí)，對(duì)于從存儲(chǔ)單元管A到所在存儲(chǔ)模塊的漏選擇管之間的所有存儲(chǔ)單元管，將與其柵極所連接的字線均加一個(gè)編程傳輸電壓VPp (例如 2V)，使得電壓VPl能夠傳輸?shù)酱鎯?chǔ)單元管A的虛擬漏極。而對(duì)于從存儲(chǔ)單元管A的連接的相鄰存儲(chǔ)單元管開始到單元模塊的源選擇管之間的所有存儲(chǔ)單元管，將與其柵極所連接的字線以及與源選擇管源極相連的位線均接地，以禁止電壓VPl傳輸?shù)狡渌鎯?chǔ)單元管。這種連接條件下，在存儲(chǔ)單元管A所在的存儲(chǔ)模塊之中，存儲(chǔ)單元管A的柵極被施加電壓VP2，虛擬源極被施加電壓VP1，選中存儲(chǔ)單元管A的虛擬漏極將產(chǎn)生未反型的體區(qū)與虛擬漏極的帶帶隧穿(BBT)，體區(qū)的部分電子通過(guò)帶帶隧穿注入η-區(qū)，而空穴中的少部分，由于此時(shí)柵極所加的負(fù)電壓，獲得較大能量，從而成為熱空穴，將穿越體區(qū)與隧穿氧化層之間的勢(shì)壘，注入至電荷俘獲層，即帶帶隧穿熱空穴注入(BBHH)。注入的熱空穴位于虛擬漏極附近氮化硅層中的電荷俘獲中心。氮化硅電荷俘獲中心俘獲的空穴將中和擦除時(shí)俘獲的電子，從而降低存儲(chǔ)單元管虛擬源極附近的局部溝道開啟電壓。當(dāng)讀取時(shí)，就可得到較低的開啟電壓VT2。由于帶帶隧穿的概率受控制電壓和體材料的禁帶寬帶Eg決定，較小禁帶寬度的半導(dǎo)體更易發(fā)生隧穿，Ge的禁帶寬度比Si小(Si的禁帶寬度為1. 12eV, Ge的禁帶寬度為0. 67eV)，因此在本發(fā)明的實(shí)施例中可在體區(qū)中摻雜少量的Ge，以減小Eg來(lái)增加隧穿概率，從而提高編程效率。在本發(fā)明的另一個(gè)實(shí)施例中，其中，如果在選中的一個(gè)或多個(gè)存儲(chǔ)單元管的字線施加擦除電壓，并向與所述選中的一個(gè)或多個(gè)存儲(chǔ)單元管相連的漏選擇管和源選擇管的漏選擇線和源選擇線施加接地電壓，同時(shí)對(duì)所有位線施加接地電壓，則對(duì)所述選中的一個(gè)或多個(gè)存儲(chǔ)單元管進(jìn)行擦除操作。具體地，如圖10所示，為對(duì)本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器結(jié)構(gòu)進(jìn)行擦除操作時(shí)各引線所加的電壓示意圖。在該實(shí)施例中，擦除操作是塊擦除，若η個(gè)ST(String)為一塊存儲(chǔ)區(qū)，可對(duì)選中區(qū)進(jìn)行整體擦除。對(duì)于選中區(qū)塊內(nèi)的存儲(chǔ)模塊(存儲(chǔ)單元串)，每條字線加擦除電壓VEl (例如8V)，向與這些存儲(chǔ)模塊的漏選擇管、源選擇管的柵極施加擦除傳輸電壓VEp (例如5V)，每條位線接地。在所述偏置條件下，存儲(chǔ)模塊中所有SONOS存儲(chǔ)單元管的氮化硅層中的電荷陷阱俘獲中心將通過(guò)F-N隧穿效應(yīng)注入電子，從而使得存儲(chǔ)單元管的開啟電壓升高至VT1。在本發(fā)明的再一個(gè)實(shí)施例中，如果在選中的存儲(chǔ)單元管的字線施加讀取電壓，且向與所述選中的存儲(chǔ)單元管相連的漏選擇管和源選擇管的漏選擇線和源選擇線以及未選擇的字線施加適當(dāng)?shù)淖x取傳輸電壓，并向所述漏選擇管的漏極和源選擇管的源極相連的位線分別施加讀取電壓和接地電壓，并使得其余未選中的位線浮空，則對(duì)所述選中存儲(chǔ)單元管進(jìn)行讀取操作。具體地，如圖Ila所示，為對(duì)本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器結(jié)構(gòu)進(jìn)行讀取操作時(shí)各引線所加的電壓示意圖。如圖lib所示，為對(duì)本發(fā)明實(shí)施例一的垂直折疊式存儲(chǔ)器結(jié)構(gòu)在讀取時(shí)的機(jī)理示意圖。對(duì)于需要讀取的SONOS存儲(chǔ)單元管A，向與其柵極連接的字線施加一個(gè)讀取電壓VR2(例如2V)，并將其所在存儲(chǔ)模塊的源選擇管源極連接的位線，即后一列的位線接地；向與其所在存儲(chǔ)模塊的漏選擇管漏極連接的位線施加讀取電壓 VRl (例如IV)。其余位線均浮空。同時(shí)，對(duì)于在存儲(chǔ)模塊中未選中的存儲(chǔ)單元管來(lái)說(shuō)，以及漏/源選擇管，向與其柵極所連接的字線施加一個(gè)讀取傳輸電壓VRp (例如3V)，分別向漏選擇管和源選擇管的柵極施加電壓VRpl、VRpl (例如3V和2V)，使得電壓VRl能夠傳輸?shù)酱鎯?chǔ)單元管A的虛擬漏極，且接地電壓能夠傳輸?shù)酱鎯?chǔ)單元管A的虛擬源極。在所施加的連接條件下，對(duì)待讀取的存儲(chǔ)單元管A，讀取電壓VR2將在虛擬漏極結(jié)區(qū)產(chǎn)生一個(gè)耗盡區(qū)，在該耗盡區(qū)的作用下，虛擬漏極附近未被中和的陷阱電子的影響將被屏蔽；而在編程操作時(shí)虛擬源極附近注入空穴的控制下，讀取電流可以在存儲(chǔ)單元管的漏端并通過(guò)位線BLl中讀出ο實(shí)施例二本發(fā)明實(shí)施例二的垂直折疊式存儲(chǔ)器結(jié)構(gòu)包括呈列和行分布的存儲(chǔ)單元管組， 所述存儲(chǔ)單元管組包括多個(gè)存儲(chǔ)單元管，其中，每個(gè)所述存儲(chǔ)單元管的柵結(jié)構(gòu)均與一個(gè)字線相連；多個(gè)漏選擇管和多個(gè)源選擇管，其中，第N列的存儲(chǔ)單元管組中的每一個(gè)均與一個(gè)漏選擇管相連，第N+1列的存儲(chǔ)單元管組中的每一個(gè)均與一個(gè)源選擇管相連；多個(gè)底部選擇管，所述底部選擇線連接在第N列的第M行的存儲(chǔ)單元管組與所述第N+1列的第M+1行的存儲(chǔ)單元管組之間，其中，每一行的所述存儲(chǔ)單元管組對(duì)應(yīng)的漏選擇管的漏極和源選擇管的源極均與同一個(gè)位線相連，所述N和M為整數(shù)。如圖12所示，為本發(fā)明實(shí)施例二的垂直折疊式存儲(chǔ)器結(jié)構(gòu)的俯視圖。實(shí)施例一需要頂層位線(BL) “扭曲”來(lái)實(shí)現(xiàn)一個(gè)存儲(chǔ)串的兩端分別連接不同的位線，而在實(shí)施例二中則提出頂層位線不“扭曲”而通過(guò)底部連接線的“扭曲”來(lái)實(shí)現(xiàn)，即如圖12中的虛線所示。在整個(gè)存儲(chǔ)陣列的底部連接著重?fù)诫s的連接區(qū)域?qū)樱溥B接方式是(為了說(shuō)明方便，以下以 4X3X4的陳列為例，但本發(fā)明并不僅限于該數(shù)量的陣列)每個(gè)漏選擇管所在的一支都和與之毗鄰的同組(同Y坐標(biāo))后一排(X坐標(biāo)更遠(yuǎn)離0點(diǎn))的源選擇管所在的一支通過(guò)同一個(gè)底部選擇管連接，形成一個(gè)斜向串聯(lián)的折疊“U”形結(jié)構(gòu)，如圖12中虛線所示。對(duì)于不相連的區(qū)域用絕緣介質(zhì)進(jìn)行隔離。頂層的位線即可平直走線。本發(fā)明實(shí)施例二所述的該種底部連接線走線方法，較實(shí)施例一，在工藝制造中存在差別，但都可實(shí)現(xiàn)位線復(fù)用，不同于已有的NAND架構(gòu)存儲(chǔ)器結(jié)構(gòu)中必須同時(shí)需要位線和源線(SL)才可對(duì)存儲(chǔ)器進(jìn)行操作，減小了走線所占的空間，提高了存儲(chǔ)單元的密度，可實(shí)現(xiàn)進(jìn)一步的工藝尺寸縮小。為了敘述簡(jiǎn)單方便，實(shí)施例二的各項(xiàng)操作方法和原理均與實(shí)施例一的結(jié)構(gòu)相同，在此不再贅述。本發(fā)明實(shí)施例提出的垂直折疊式存儲(chǔ)器結(jié)構(gòu)不僅結(jié)構(gòu)簡(jiǎn)單，而且非常適合存儲(chǔ)器的三維集成，從而極大地提高垂直折疊式存儲(chǔ)器結(jié)構(gòu)的高密度大容量存儲(chǔ)能力。另外，本發(fā)明實(shí)施例提出的編程、擦除以及讀取方式操作簡(jiǎn)單靈活。同時(shí)，本發(fā)明實(shí)施例對(duì)位線進(jìn)行復(fù)用以替代傳統(tǒng)NAND存儲(chǔ)器中的源選擇線(SL)，從而進(jìn)一步簡(jiǎn)化了生產(chǎn)制造工藝，節(jié)約了空間，進(jìn)一步提高存儲(chǔ)效率和容量。另外，在本發(fā)明實(shí)施例中所有的晶體管都是縱向溝道的垂直晶體管，使得器件縮小尺寸更加可行，適用于將來(lái)存儲(chǔ)器進(jìn)一步縮小發(fā)展的需要。盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以理解在不脫離本發(fā)明的原理和精神的情況下可以對(duì)這些實(shí)施例進(jìn)行多種變化、修改、替換和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
權(quán)利要求
1.一種垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，包括呈列和行分布的垂直折疊式存儲(chǔ)模塊，所述垂直折疊式存儲(chǔ)模塊包括漏選擇管、底部連接線和源選擇管，以及連接在所述漏選擇管和所述底部連接線之間以及所述源選擇管和所述底部連接線之間的多個(gè)存儲(chǔ)單元管，其中，每個(gè)所述存儲(chǔ)單元管的柵結(jié)構(gòu)均與一個(gè)字線相連，每個(gè)所述漏選擇管的漏極與一個(gè)位線相連，且第N列中第M個(gè)垂直折疊式存儲(chǔ)模塊中漏選擇管的漏極與第N+1列的第M-I個(gè)垂直折疊式存儲(chǔ)模塊中源選擇管的源極均與同一個(gè)位線相連，所述N列中所有垂直折疊式存儲(chǔ)模塊的漏選擇管和源選擇管的柵極分別與同一個(gè)漏選擇線和同一個(gè)源選擇線相連，所述N和M為整數(shù)。
2.如權(quán)利要求1所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述存儲(chǔ)單元管包括管狀多晶硅體區(qū)，其中，所述多晶硅體區(qū)中填充有絕緣介質(zhì)；和包圍所述多晶硅體區(qū)的管狀柵結(jié)構(gòu)。
3.如權(quán)利要求2所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述管狀柵結(jié)構(gòu)包括依次包圍所述多晶硅體區(qū)的管狀隧穿氧化層、管狀氮化硅層、管狀阻擋氧化層和管狀柵極層。
4.如權(quán)利要求1所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述存儲(chǔ)單元管為陷阱電荷俘獲型存儲(chǔ)器或納米晶存儲(chǔ)器。
5.如權(quán)利要求1所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，其中，如果在選中的存儲(chǔ)單元管的字線施加編程電壓，且將所述選中的存儲(chǔ)單元管與所述漏選擇管之間的存儲(chǔ)單元管開啟，并將所述選中的存儲(chǔ)單元管與所述源選擇管之間的存儲(chǔ)單元管關(guān)閉，同時(shí)向與所述選中的存儲(chǔ)單元管的漏選擇管相連的位線施加編程電壓，并向其他位線施加接地電壓，則對(duì)所述選中的存儲(chǔ)單元管進(jìn)行編程寫入操作。
6.如權(quán)利要求1所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，其中，如果在選中的一個(gè)或多個(gè)存儲(chǔ)單元管的字線施加擦除電壓，并向與所述選中的一個(gè)或多個(gè)存儲(chǔ)單元管相連的漏選擇管和源選擇管的漏選擇線和源選擇線施加接地電壓，同時(shí)對(duì)所有位線施加接地電壓，則對(duì)所述選中的一個(gè)或多個(gè)存儲(chǔ)單元管進(jìn)行擦除操作。
7.如權(quán)利要求1所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，其中，如果在選中的存儲(chǔ)單元管的字線施加讀取電壓，且向與所述選中的存儲(chǔ)單元管相連的漏選擇管和源選擇管的漏選擇線和源選擇線以及未選擇的字線施加讀取傳輸電壓，并向所述漏選擇管的漏極和源選擇管的源極相連的位線分別施加讀取電壓和接地電壓，并使得其余未選中的位線浮空，則對(duì)所述選中存儲(chǔ)單元管進(jìn)行讀取操作。
8.如權(quán)利要求1所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述存儲(chǔ)單元管的管狀溝道區(qū)為多晶硅或硅鍺摻雜半導(dǎo)體。
9.一種垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，包括呈列和行分布的存儲(chǔ)單元管組，所述存儲(chǔ)單元管組包括多個(gè)存儲(chǔ)單元管，其中，每個(gè)所述存儲(chǔ)單元管的柵結(jié)構(gòu)均與一個(gè)字線相連；多個(gè)漏選擇管和多個(gè)源選擇管，其中，第N列的存儲(chǔ)單元管組中的每一個(gè)均與一個(gè)漏選擇管相連，第N+1列的存儲(chǔ)單元管組中的每一個(gè)均與一個(gè)源選擇管相連；多個(gè)底部連接線，所述底部連接線連接在第N列的第M行的存儲(chǔ)單元管組與所述第N+1列的第M+1行的存儲(chǔ)單元管組之間，其中，每一行的所述存儲(chǔ)單元管組對(duì)應(yīng)的漏選擇管的漏極和源選擇管的源極均與同一個(gè)位線相連，所述N和M為整數(shù)。
10.如權(quán)利要求9所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述存儲(chǔ)單元管包括管狀多晶硅體區(qū)，其中，所述多晶硅體區(qū)中填充有絕緣介質(zhì)；和包圍所述多晶硅體區(qū)的管狀柵結(jié)構(gòu)。
11.如權(quán)利要求10所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述管狀柵結(jié)構(gòu)包括依次包圍所述多晶硅體區(qū)的管狀隧穿氧化層、管狀氮化硅層、管狀阻擋氧化層和管狀柵極層。
12.如權(quán)利要求9所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述存儲(chǔ)單元管為陷阱電荷俘獲型存儲(chǔ)器或納米晶存儲(chǔ)器。
13.如權(quán)利要求9所述的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述存儲(chǔ)單元管的管狀溝道區(qū)為多晶硅或硅鍺摻雜半導(dǎo)體。
全文摘要
本發(fā)明提出一種垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)，包括呈列和行分布的垂直折疊式存儲(chǔ)模塊，垂直折疊式存儲(chǔ)模塊包括漏選擇管、底部連接線和源選擇管，以及多個(gè)存儲(chǔ)單元管，其中，每個(gè)存儲(chǔ)單元管的柵結(jié)構(gòu)均與一個(gè)字線相連，每個(gè)漏選擇管的漏極與一個(gè)位線相連，且第N列中第M個(gè)垂直折疊式存儲(chǔ)模塊中漏選擇管的漏極與第N+1列的第M-1個(gè)垂直折疊式存儲(chǔ)模塊中源選擇管的源極均與同一個(gè)位線相連，N列中所有垂直折疊式存儲(chǔ)模塊的漏選擇管和源選擇管的柵極分別與同一個(gè)漏選擇線和同一個(gè)源選擇線相連。本發(fā)明實(shí)施例提出的垂直折疊式存儲(chǔ)器陣列結(jié)構(gòu)不僅結(jié)構(gòu)簡(jiǎn)單，而且非常適合存儲(chǔ)器的三維集成，從而極大地提高垂直折疊式存儲(chǔ)器結(jié)構(gòu)的高密度大容量存儲(chǔ)能力。
文檔編號(hào)H01L27/115GK102184740SQ201110034098
公開日2011年9月14日 申請(qǐng)日期2011年1月31日 優(yōu)先權(quán)日2011年1月31日
發(fā)明者潘立陽(yáng), 袁方 申請(qǐng)人:清華大學(xué)