專利名稱：合并1T-1R近4F²存儲器單元的非易失性存儲器陣列體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器陣列，更具體地涉及具有電阻性存儲器元件的存儲器陣列。
背景技術(shù)：
已知各種存儲器陣列體系結(jié)構(gòu)合并有可編程電阻器、可變電阻器、可切換電阻器元件、或電阻可以改變或其電阻可以從高電阻改變成低電阻狀態(tài)或可以改變回高電阻狀態(tài)的其他電阻器元件，以獲得可編程并且非易失性的存儲器陣列。這樣的存儲器陣列體系結(jié)構(gòu)不能獲得如諸如NAND閃速存儲器陣列的其他類型存儲器那樣的陣列密度。然而，隨著存儲器技術(shù)繼續(xù)縮放(scale)到更小的幾何尺寸，電阻性存儲器單元技術(shù)越來越有利。
現(xiàn)在參考圖1，示出了本領(lǐng)域中已知的存儲器陣列200的示意圖。示出了三條選擇線202、204、206，以及兩條參考線213,217和四條數(shù)據(jù)線212、214、216、218。數(shù)據(jù)線212、214和參考線213 —起形成線集合208，以及數(shù)據(jù)線216、218和參考線217 —起形成線集合210。數(shù)據(jù)線通常平行于參考線，并且兩者通常都垂直于選擇線。示出了與這些各種陣列線相關(guān)聯(lián)的總共十二個不同的存儲器單元。例如，存儲器單元220與選擇線204、數(shù)據(jù)線214和參考線213相關(guān)聯(lián)。存儲器單元220包括與開關(guān)器件224串聯(lián)的可切換電阻器存儲器元件222，其一起耦接在數(shù)據(jù)線214和參考線213之間。在Roy E. Scheuerlein的標(biāo)題為 “Apparatus and Method for reading an Array of Nonvolatile Memory CellsIncluding Switchable Resistor Memory Elements” 的美國專利 No. 7，345，907 中描述了實(shí)現(xiàn)這樣的存儲器陣列200的半導(dǎo)體結(jié)構(gòu)?，F(xiàn)在參考圖2，示出了本領(lǐng)域中已知的存儲器陣列150的示意圖，其將上述的相連數(shù)據(jù)線對組合到用于訪問兩個存儲器單元的單條數(shù)據(jù)線(位線)中。示出了三條字線(即選擇線)172、174、176，以及三條感應(yīng)線154、158、162和三條位線152、156、160。每個存儲器單元包括與開關(guān)器件串聯(lián)的可切換電阻器存儲器元件，其一起耦接在感應(yīng)線和位線之間。在 Sheng Teng Tsu 的標(biāo)題為 “Common Bit/Common Source Line High Density ITlRR-RAMArray"的美國專利No. 6，801，448中描述了這樣的存儲器陣列150。

發(fā)明內(nèi)容
一般地，但不以任何方式限制本發(fā)明，本發(fā)明涉及一種使用可修改的電阻性存儲器元件作為非易失性存儲元件并且獲得近4F2存儲器單元尺寸的非易失性存儲器陣列。概念上，存儲器陣列包括在類虛地(vitual ground-like)陣列中在每個共用源極/漏極(中間)節(jié)點(diǎn)和數(shù)據(jù)線(或位線)之間的電阻性元件。然而，每N+1個晶體管省略電阻性元件，或通常將電阻性元件保持在低電阻狀態(tài)中，以形成具有兩個端節(jié)點(diǎn)的晶體管串，每個串與在端節(jié)點(diǎn)對之間的N條數(shù)據(jù)線相關(guān)聯(lián)。這獲得了 4F2*(N+1)/N的陣列密度，其對N的合理取值接近4F2陣列密度。該存儲器陣列非常適合于在以下的三維存儲器陣列中使用，該三維存儲器陣列具有在襯底上的多個層級上彼此堆疊的不同存儲器平面。在一個方面中，本發(fā)明提供了一種非易失性存儲器陣列，在某些實(shí)施例中其包括第一和第二字線；與所述第一和第二字線基本上正交的第一復(fù)數(shù)M個數(shù)據(jù)線；第一晶體管串，包括第一復(fù)數(shù)M+1個串聯(lián)連接的晶體管，每個這樣的晶體管具有與所述第一字線耦接的柵極端子，所述第一晶體管串具有相應(yīng)的第一和第二端節(jié)點(diǎn)并且具有在所述第一晶體管串的相鄰晶體管之間的第一復(fù)數(shù)M個中間節(jié)點(diǎn)；第一復(fù)數(shù)M個電阻性元件，每個相應(yīng)的電阻性元件耦接在所述第一復(fù)數(shù)M個中間節(jié)點(diǎn)的相應(yīng)一個和所述第一復(fù)數(shù)M個數(shù)據(jù)線的相應(yīng)一個之間；第二晶體管串，包括第二復(fù)數(shù)M+1個串聯(lián)連接的晶體管，每個這樣的晶體管具有與所述第二字線耦接的柵極端子，所述第二晶體管串具有相應(yīng)的第一和第二端節(jié)點(diǎn)并且具有在所述第二晶體管串的相鄰晶體管之間的第二復(fù)數(shù)M個中間節(jié)點(diǎn)；以及第二復(fù)數(shù)M個電阻性元件，每個相應(yīng)的電阻性元件耦接在所述第二復(fù)數(shù)M個中間節(jié)點(diǎn)的相應(yīng)一個和所述第一復(fù)數(shù)M個數(shù)據(jù)線的相應(yīng)一個之間。在另一個方面中，本發(fā)明提供了一種用于在存儲器陣列中使用的方法，所述存 儲器陣列具有字線、與所述字線正交的數(shù)據(jù)線、以及串聯(lián)連接的晶體管的串，串的各晶體管具有與相同字線耦接的相應(yīng)柵極端子，在一些實(shí)施例中所述方法包括將第一字線偏置到用于第一操作模式的所選擇的字線電平；將第一晶體管串的第一和第二端節(jié)點(diǎn)偏置到用于所述第一操作模式的參考電平，所述第一晶體管串包括布置在所述第一和第二端節(jié)點(diǎn)之間的第一復(fù)數(shù)M+1個串聯(lián)連接的晶體管，并且具有在所述第一晶體管串的相鄰晶體管之間的第一復(fù)數(shù)M個中間節(jié)點(diǎn)，每個這樣的晶體管具有與所述第一字線耦接的柵極端子；以及將與所述第一晶體管串相關(guān)聯(lián)的第一復(fù)數(shù)M個數(shù)據(jù)線中的所選擇的數(shù)據(jù)線偏置到與所述參考電平不同的用于所述第一操作模式的所選擇的數(shù)據(jù)線電平；所述第一復(fù)數(shù)個數(shù)據(jù)線中的每個相應(yīng)數(shù)據(jù)線通過第一復(fù)數(shù)M個電阻性元件中的相應(yīng)電阻性元件耦接到所述第一復(fù)數(shù)M個中間節(jié)點(diǎn)中的相應(yīng)中間節(jié)點(diǎn)；其中所述第一字線、第一和第二端節(jié)點(diǎn)、以及所選擇的數(shù)據(jù)線的相應(yīng)偏置協(xié)作以允許電流從所選擇的字線通過所選擇的電阻性元件流到所述第一晶體管串的兩個相鄰晶體管之間的中間節(jié)點(diǎn)，并且同時從所述中間節(jié)點(diǎn)流到所述第一晶體管串的所述第一端節(jié)點(diǎn)，并且從所述中間節(jié)點(diǎn)流到所述第一晶體管串的所述第二端節(jié)點(diǎn)。在此描述的發(fā)明概念中的每一個可以單獨(dú)使用，或可以彼此結(jié)合使用。在幾個方面中的本發(fā)明適合于具有非易失性存儲器陣列的集成電路、用于操作這樣的集成電路和存儲器陣列的方法、以及用于合并這樣的非易失性存儲器陣列的系統(tǒng)。上述的發(fā)明內(nèi)容僅是示范性的，并且不意在以任何方式限制本發(fā)明，本發(fā)明由所附的權(quán)利要求限定。本發(fā)明的其他方面、發(fā)明特征和優(yōu)點(diǎn)可以從下面闡述的優(yōu)選實(shí)施例的詳細(xì)描述中顯而易見。


通過參照附圖，可以更容易理解本發(fā)明，并且其多個目的、特征和優(yōu)點(diǎn)對于本領(lǐng)域技術(shù)人員將顯而易見。標(biāo)注為現(xiàn)有技術(shù)的圖I是表示本領(lǐng)域中已知的存儲器陣列體系結(jié)構(gòu)的示意圖。標(biāo)注為現(xiàn)有技術(shù)的圖2是表示本領(lǐng)域中已知的另一存儲器陣列體系結(jié)構(gòu)的示意圖。
圖3是依據(jù)本發(fā)明的某些實(shí)施例的存儲器陣列的示意圖。圖4是有助于描述圖3中描述的存儲器陣列的操作的示意圖。圖5是依據(jù)本發(fā)明的某些實(shí)施例的存儲器陣列的示意圖。圖6是依據(jù)本發(fā)明的某些實(shí)施例的存儲器陣列的等軸視圖示意圖。圖7是依據(jù)本發(fā)明的某些實(shí)施例的存儲器陣列的示意圖。圖8是依據(jù)本發(fā)明的某些實(shí)施例的存儲器陣列的示意圖。圖9是實(shí)現(xiàn)依據(jù)本發(fā)明的某些實(shí)施例的示范性存儲器陣列的半導(dǎo)體結(jié)構(gòu)的截面圖。圖10是實(shí)現(xiàn)依據(jù)本發(fā)明的某些實(shí)施例的示范性存儲器陣列的半導(dǎo)體結(jié)構(gòu)的截面圖。 圖11是實(shí)現(xiàn)依據(jù)本發(fā)明的某些實(shí)施例的示范性存儲器陣列的半導(dǎo)體結(jié)構(gòu)的截面圖。圖12是實(shí)現(xiàn)依據(jù)本發(fā)明的某些實(shí)施例的示范性三維存儲器陣列的半導(dǎo)體結(jié)構(gòu)的截面圖，所述三維存儲器陣列具有彼此堆疊的多個存儲器層級并且在半導(dǎo)體襯底上。圖13是實(shí)現(xiàn)依據(jù)本發(fā)明的某些實(shí)施例的示范性三維存儲器陣列的半導(dǎo)體結(jié)構(gòu)的截面圖，所述三維存儲器陣列具有彼此堆疊的多個存儲器層級并且在半導(dǎo)體襯底上。圖14是依據(jù)本發(fā)明的某些實(shí)施例的示范性存儲器陣列的半導(dǎo)體布局的平面圖。不同附圖中使用相同的參考符號來指示相似或相同的項(xiàng)目。
具體實(shí)施例方式存在具有至少兩個不同的穩(wěn)定電阻狀態(tài)的材料。通過跨材料施加具有給定極性的電壓，該類材料可以從高電阻狀態(tài)切換到低電阻狀態(tài)。為了將材料從低電阻狀態(tài)切換回高電阻狀態(tài)，可以施加具有相反極性的電壓。這些材料中的一些可以在相對低的施加電壓(例如兩伏或更低)在電阻狀態(tài)之間切換。這些特性使得這些材料對于在非易失性存儲器陣列中使用有吸引力，所述非易失性存儲器陣列即使在從設(shè)備移除電力時也保持他們的存儲器狀態(tài)。低電壓切換對于降低設(shè)備中的能耗是有利的，但是必須克服許多挑戰(zhàn)來提供操作合并有這樣的材料的單元所需要的低電壓和可逆電壓，以及避免在讀取期間的意外編程和/或擦除。一些材料可以在多于一個的穩(wěn)定電阻狀態(tài)之間、例如在高電阻狀態(tài)和低電阻狀態(tài)之間可逆地切換。對于某些材料，在一個方向上通過施加稱為置位(set)電壓幅度的某個幅度的電壓來實(shí)現(xiàn)從高電阻狀態(tài)到低電阻狀態(tài)的轉(zhuǎn)換，而在相反方向(即相反極性)上通過施加稱為復(fù)位(reset)電壓幅度的電壓幅度來實(shí)現(xiàn)從低電阻狀態(tài)到高電阻狀態(tài)的反向轉(zhuǎn)換。示范性可變電阻材料包括許多情況，其中置位閾值電壓小于I伏，并且一些低至200mv，這使得他們適于縮放。例如，在名稱為“Programmable Metallization Cell Structure andMethod of Making Same”的美國專利No. 5，896，312中描述了可編程的金屬化單元(PMC)技術(shù),通過引用將上述申請的公開內(nèi)容全部合并于此。在Roy E. Scheuerlein 的名稱為 “Switchable Resistor Memory with OppositePolarity Write Pulses” 的美國專利 No. 7，426，128 (下文中稱為“Scheuerlein I” 申請)中以及 Roy E. Scheuerlein 和 Christopher J. Petti 的名稱為 “Memory Cell Comprisinga Thin Film Three-Terminal Switching Device Having a Metal Source and/or DrainRegion”的美國申請No. 11/179,095 (下文中稱為“Scheuerlein II”申請)中描述了合并硫?qū)倩锊ＡУ碾娮栊栽鎯ζ鲉卧?，通過引用將上述兩個申請中的每個的公開內(nèi)容全部合并于此。現(xiàn)在參考圖3，存儲器陣列230與虛地陣列具有某些類似性，該類似性在于選擇線(或字線)耦接到共享共用源極/漏極節(jié)點(diǎn)的多個晶體管中的每個。在典型的虛地陣列中，相應(yīng)的數(shù)據(jù)線(或位線)將被連接到在串的相鄰晶體管之間的每個相應(yīng)的共用源極/漏極節(jié)點(diǎn)。然而，在存儲器陣列230中，相應(yīng)的電阻性元件被耦接在相鄰晶體管之間的每個相應(yīng)的源極/漏極節(jié)點(diǎn)(即中間節(jié)點(diǎn))和每個相應(yīng)的數(shù)據(jù)線之間，并且每N+1個晶體管省略電阻性元件(或如下面所描述的，通常被保持在低電阻狀態(tài)中)。這樣的存儲器陣列獲得了4F2* (N+1) /N的陣列密度，其對N的合理取值接近4F2陣列密度。在存儲器陣列230中，從其省略電阻性元件的共用源極/漏極節(jié)點(diǎn)替代地被連接到地，由此限定在每對端節(jié)點(diǎn)之間的沿著每個選擇線的晶體管串。例如，與字線232相關(guān)聯(lián)的第一晶體管串270從端節(jié)點(diǎn)250延伸到端節(jié)點(diǎn)260，并且包括限定中間節(jié)點(diǎn)252、254、256、258的晶體管240、242、244、246、248。電阻性元件262、264、266、268分別被耦接在中間節(jié)點(diǎn)252、254、256、258和數(shù)據(jù)線272、274、276、278之間。端節(jié)點(diǎn)250,260都被連接到地?，F(xiàn)在參考圖4，描述了存儲器陣列230的操作。為了訪問特定的存儲器單元，將與該單元相關(guān)聯(lián)的字線驅(qū)動到用于給定操作模式的適當(dāng)選擇的電壓電平，其接通相關(guān)聯(lián)的串中的所有晶體管。這些晶體管用作串行訪問的下拉串，并且提供兩個不同的電流路徑。一個路徑流到(或來自)在串的左端處的參考節(jié)點(diǎn)，并且另一個電流路徑流到(或來自)在串的右端處的參考節(jié)點(diǎn)。假定要訪問(例如讀取、編程或擦除)電阻性元件264。將選擇線232驅(qū)動到適當(dāng)?shù)碾妷阂越油ňw管240、242、244、246和248，并且將選擇的數(shù)據(jù)線274驅(qū)動到或偏置在對陣列的操作模式適當(dāng)?shù)碾妷?，諸如讀取電壓VKEAD、寫或編程電壓Vpkk或擦除電壓VEKASE。這經(jīng)由各種中間節(jié)點(diǎn)252、254、256和258提供了從選擇的數(shù)據(jù)線274通過選擇的電阻性元件264到達(dá)每個地節(jié)點(diǎn)250、260的雙電流路徑(或如果所選擇的數(shù)據(jù)線電壓為負(fù)，電流從兩個地節(jié)點(diǎn)250、260進(jìn)入選擇的數(shù)據(jù)線)。如果串晶體管240、242、244、246和248“足夠強(qiáng)”(例如足夠大和/或足以接通，每個中間節(jié)點(diǎn)252、254、256、258的電壓將被保持為非常接近于地，并且選擇的數(shù)據(jù)線274電壓的大部分將印加(impress)在選擇的電阻性元件264兩端。未選擇的數(shù)據(jù)線272、276和278可以被偏置在地或保持浮置，其防止在未選擇的電阻性元件262、266和268兩端具有顯著的電壓。因此，可以忽略的電流將流過未選擇的元件，并且這些未選擇的元件都將不被干擾。由于串270中的晶體管本質(zhì)上是串聯(lián)的，所以給定節(jié)點(diǎn)的電壓降取決于該節(jié)點(diǎn)到地節(jié)點(diǎn)(即連接到地的端節(jié)點(diǎn))的距離。換句話說，串中的晶體管的數(shù)目越大，串越不能夠?qū)⒅虚g節(jié)點(diǎn)維持在地電勢或其附近，特別是在串的中間處或附近(即離地節(jié)點(diǎn)最遠(yuǎn))的中間節(jié)點(diǎn)尤其如此。重要的是，每個這樣的中間節(jié)點(diǎn)252、256、258的電壓應(yīng)充分低于對給定的操作模式適當(dāng)?shù)母蓴_電壓，否則對選擇的電阻性元件的訪問將干擾在選擇的晶體管串內(nèi)的未選擇的電阻性元件。因而，盡管選擇較大的N (即串中的晶體管的數(shù)目)將改進(jìn)存儲器陣列效率，但是這樣的存儲器陣列對編程或擦除干擾效果更敏感。
即使某個量的存儲器單元干擾在編程或擦除中是不可避免的，但是通過確保這樣的干擾效果不過于累積，這樣的存儲器陣列也仍然可操作。例如，對于沿著字線的所有單元，如果在對任何這樣的單元重新編程之前定期地擦除沿著字線的所有單元，則存在的累積效果有限。對于給定存儲器單元的編程干擾量與每個晶體管串(其可以被視為“扇區(qū)”)中的單元的數(shù)目乘以允許每個扇區(qū)被編程的編程周期的數(shù)目的積成比例。降低每個串的單元的數(shù)目N或降低編程周期的數(shù)目將降低干擾效果。例如，如果干擾量太高，則可以限制編程周期的數(shù)目以降低該干擾。例如，對于N的給定選擇，如果存儲器單元易受同一串內(nèi)的其他單元的重復(fù)編程干擾，則可以通過將每個單元限制為僅被編程一次，然后要求在對任何存儲器單元進(jìn)行第二次編程之前對整個串進(jìn)行塊擦除，來改進(jìn)總編程干擾。這將總干擾限制到任何給定單元未被選擇因而經(jīng)受干擾效果的可預(yù)測的周期數(shù)目。應(yīng)注意的是，讀取電壓Vkead、編程電壓VPK(X；或擦除電壓Vekase中的任何一個相對于地可以為正或負(fù)，因?yàn)閮?yōu)選地在存儲器單元中不包括與電阻性元件串聯(lián)的二極管或其他電流操縱(steering)器件。這提供了利用可逆極性的電阻性元件(例如置位/復(fù)位電阻技術(shù))的機(jī)會。此外，因?yàn)榇鎯ζ鲉卧獌?yōu)選地不包括串聯(lián)二極管，所以可以利用更低電壓，特別是 對于編程電壓Vpkm或擦除電壓Vekase可以利用更低電壓。對于某些電阻性元件技術(shù)，有用的編程電壓Vpkm可以低至IV，或?qū)τ谀承㏄MC類型的單元甚至更低?，F(xiàn)在參考圖5，示出了存儲器陣列300，如同之前，每個N+1個中間節(jié)點(diǎn)省略了電阻性元件以限定端節(jié)點(diǎn)，但是將這些端節(jié)點(diǎn)連接到參考陣列線而不是地。例如，與選擇線232相關(guān)聯(lián)的第一晶體管串340從端節(jié)點(diǎn)320延伸到端節(jié)點(diǎn)330，并且包括限定中間節(jié)點(diǎn)322、324、…、326、328 的晶體管 310、312、…、314、316、318。電阻性元件 332、334、—.336,338分別耦接在中間節(jié)點(diǎn)322、324、…、326、328和數(shù)據(jù)線342、344、…、346、348之間。端節(jié)點(diǎn)320被連接到參考陣列線350，因?yàn)樘娲厥÷苑駝t存在的電阻性元件331，而端節(jié)點(diǎn)330被連接到參考線352，因?yàn)槭÷苑駝t存在的電阻性元件339。參考線350、352優(yōu)選地平行于數(shù)據(jù)線342、344、…、346、348橫穿陣列，并且可以被類似于數(shù)據(jù)線進(jìn)行制作，除了缺少電阻性元件之外。這可以改進(jìn)存儲器陣列的規(guī)則性，并且?guī)椭@得改進(jìn)的密度。在操作中，如上所述，這些參考線350、350可以被偏置到地，但是也可以被偏置到任何適當(dāng)?shù)膮⒖茧妷?。例如，如果這樣的參考線被偏置到正參考電壓，則可以利用可逆極性的電阻性元件，而不需要負(fù)電壓，諸如通過施加在參考電壓之上的數(shù)據(jù)線電壓來對存儲器單元進(jìn)行編程(或置位)，以及施加在參考電壓之下的數(shù)據(jù)線電壓來對存儲器單元進(jìn)行擦除(或復(fù)位)。應(yīng)注意，每個晶體管串或扇區(qū)可以包括四個晶體管，多于四個晶體管，或小于四個晶體管。為了便于解碼器設(shè)計，每個串的晶體管的數(shù)目優(yōu)選地是二的整數(shù)冪，但不需要這樣。現(xiàn)在參考圖6，以等軸視圖示出了示意圖，以幫助描述圖5中所示的存儲器陣列300的電路拓?fù)?、以及示范性物理拓?fù)洹Ｈ缭搱D直觀表明地，諸如數(shù)據(jù)線和參考線的陣列線形成在晶體管串之上，并且電阻性元件垂直地布置在晶體管串的公用源極/漏極節(jié)點(diǎn)(即串的中間節(jié)點(diǎn))和相關(guān)聯(lián)的數(shù)據(jù)線之間。諸如通孔(via) 362的垂直連接將每個端節(jié)點(diǎn)連接到相關(guān)聯(lián)的參考線。在圖5中所示的存儲器陣列300的另一個示范性拓?fù)渲校瑪?shù)據(jù)線和參考線可以形成在晶體管串和相關(guān)聯(lián)的選擇線之下。下面描述這兩個結(jié)構(gòu)的示例。現(xiàn)在參考圖7，描述了存儲器陣列400，其除了完全沒有省略電阻性元件之外類似于圖5中所示的存儲器陣列。代替每N+1個晶體管移除存儲器單元，該存儲器單元(例如331、339)保留在適當(dāng)位置，但是一般地被維持在低電阻狀態(tài)，并且不用于存儲數(shù)據(jù)。以此方式，晶體管串的端節(jié)點(diǎn)通過低電阻“未使用”的存儲器單元耦接到地。結(jié)果，可以如之前所述來進(jìn)行基本陣列操作。現(xiàn)在參考圖8，描述了存儲器陣列500，其合并了參考線來代替地連接，但是其他與圖7中所示相同。這里，晶體管串的端節(jié)點(diǎn)通過低電阻“未使用”的存儲器單元耦接到參考線(例如地)。由于如同數(shù)據(jù)線，參考線包括與每個字線相關(guān)聯(lián)的電阻性元件，所以在與數(shù)據(jù)線相關(guān)聯(lián)的存儲器單元準(zhǔn)備好使用之前，優(yōu)選地執(zhí)行初始化或其他過程以確保將與參考線相關(guān)聯(lián)的未使用的電阻性元件置于低電阻狀態(tài)。這可以例如通過將同一選擇線上的一對相鄰電阻性元件設(shè)置為其低電阻狀態(tài)來實(shí)現(xiàn)，其中一個電阻性元件與參考線相 關(guān)聯(lián)(并且其將變成“未使用”的存儲器單元)，并且另一個電阻性元件與參考線的任一側(cè)上的鄰近數(shù)據(jù)線(例如相鄰晶體管串的最外部數(shù)據(jù)線)相關(guān)聯(lián)。然后，將鄰近的電阻性元件復(fù)位為其高電阻狀態(tài)，僅將未使用的元件保留為其低電阻狀態(tài)。在該示例中，因?yàn)椴淮嬖趯蝹€數(shù)據(jù)線的獨(dú)立控制，所以一對鄰近的元件都被“編程”，除非一個這樣的數(shù)據(jù)線(參考線)已具有低電阻存儲器單元。例如，在初始化期間，電阻性元件331 (其隨后變成“未使用的”元件)和電阻性元件332都被置位，然后電阻性元件332被復(fù)位。存儲器陣列的進(jìn)一步操作可以如上所述地進(jìn)行?？梢宰⒁獾剑@需要編程的單元具有非常低的電阻，使得晶體管串和未使用的單元兩端的壓降不會導(dǎo)致任何干擾。在該示例中，塊操作對應(yīng)于電阻性元件的低-到高轉(zhuǎn)換，接著根據(jù)要寫入的數(shù)據(jù)將未使用的單元以及特定的其他電阻性元件置成低電阻狀態(tài)。優(yōu)選地，在這樣的塊操作期間電阻性元件不應(yīng)被“觸動(touched)”(即在未使用的電阻性元件兩端置有偏壓)，這將使這樣的未使用的電阻性元件保留為其高電阻狀態(tài)。作為另一個示例，考慮顛倒如上所述的“編程”和“擦除”的含義，使得“擦除”功能對應(yīng)于將電阻器置成低電阻狀態(tài)(即置位)，并且“編程”功能對應(yīng)于將電阻器置成高電阻狀態(tài)(即復(fù)位)。對應(yīng)于沿著字線或字線的一部分的一個或多個串的存儲器塊可以被“塊擦除”以將該塊內(nèi)的所有電阻性元件置成其相應(yīng)的低電阻狀態(tài)，包括對應(yīng)于參考線的那些電阻性元件(即“未使用的”元件)以及對應(yīng)于實(shí)際用于存儲數(shù)據(jù)的“結(jié)構(gòu)”位線的剩余電阻性元件。然后，特定的存儲器單元可以依據(jù)要寫入的數(shù)據(jù)被選擇性地“編程”以將這樣的電阻性單元置成其相應(yīng)的高電阻狀態(tài)。在該示例中，塊操作對應(yīng)于電阻性元件的高-到-低轉(zhuǎn)換。這樣的塊操作觸動每個存儲器單元，包括未使用的單元。對于任一類型的塊操作，一旦將未使用的存儲器單元置成其低電阻狀態(tài)，則重要的是確保相關(guān)聯(lián)的參考線停留在編程干擾水平之下的電壓。這樣的存儲器陣列保持其結(jié)構(gòu)的規(guī)則性，即使對于參考線也如此。這提供了某些引入注意的可能性。例如，可以在不預(yù)先確定每個串中的晶體管的數(shù)目的情況下制作存儲器陣列，然后在制作之后對其進(jìn)行“配置”以優(yōu)化陣列的速度(N的較小值)或密度(N的較大值)。此外，可以使用在過程流中“晚”確定每個串中的晶體管的數(shù)目的過程來制作存儲器陣列，使得可以更好地管理存貨。單個集成電路也可以包括兩個或更多個陣列配置，每個用不同的值N單獨(dú)進(jìn)行優(yōu)化。單個存儲器陣列可以包括具有不同的值N的耦接到同一字線的晶體管串。存儲器陣列500還示出了與選擇線232相關(guān)聯(lián)的一側(cè)晶體管串502具有就在晶體管506 “外部”的單個端節(jié)點(diǎn)320，其與用于與選擇線232相關(guān)聯(lián)的晶體管串340的端節(jié)點(diǎn)共用。在更廣的意義上，沿著同一選擇線的兩個相鄰晶體管串的端節(jié)點(diǎn)耦接在一起。這樣的耦接可以是直接的耦接，如在此描述的，或可以是通過觸點(diǎn)、通孔或甚至柵極連接到選擇線的“額外”晶體管間接耦接。如在存儲器陣列500中描述的，相鄰晶體管串502和340的共用端節(jié)點(diǎn)一起通過未使用的晶體管331耦接到參考線350。在某些實(shí)施例中，存儲器陣列可以包括作為最外部陣列線的參考線，但是這樣的參考線將不被兩個晶體管串共享，因此將導(dǎo)致較差的陣列效率。優(yōu)選地，每個參考線被在給定字線或選擇線上的兩個相鄰晶體管串共享，并且最外部的陣列線是結(jié)構(gòu)化的(architectural)數(shù)據(jù)線,如圖8中描述的。 在某些實(shí)施例中，參考線可以常規(guī)地被偏置在地電勢，如未選擇的數(shù)據(jù)線那樣，并且所選擇的數(shù)據(jù)線(用于給定的操作模式)被偏置在正電勢以給予在所選擇的電阻性元件兩端的正電勢，或被偏置在負(fù)電勢以給予在所選擇的電阻性元件兩端的負(fù)電勢。然而，參考線可以被偏置在非地電壓。例如，在給定的操作模式(例如編程、擦除等)中，參考線可以被偏置在中間電平電壓(例如1/2VDD)，并且所選擇的數(shù)據(jù)線被偏置在更高的電壓(例如VDD)或更低的電壓(例如地)以給予在所選擇的電阻性元件兩端的正電壓或負(fù)電壓，同時保持所有電路電壓在非負(fù)電勢。應(yīng)注意，至少在某些適當(dāng)?shù)臅r間(例如在特定的操作模式期間)，每個晶體管串的兩個端節(jié)點(diǎn)中的每一個耦接到傳遞參考電勢的相關(guān)聯(lián)的參考節(jié)點(diǎn)。端節(jié)點(diǎn)可以直接耦接到在整個存儲器陣列上可訪問的參考電勢節(jié)點(diǎn)，諸如形成在與字線和數(shù)據(jù)線不同的互連層級上的平面。在這樣的情況下，與每個端節(jié)點(diǎn)相關(guān)聯(lián)的參考節(jié)點(diǎn)是一個并且相同的參考節(jié)點(diǎn)。在其他實(shí)施例中，端節(jié)點(diǎn)可以直接耦接到陣列線，由此導(dǎo)致專用的參考線，或可以諸如通過電阻性元件間接耦接到陣列線。在這樣的情況下，與每個端節(jié)點(diǎn)相關(guān)聯(lián)的參考節(jié)點(diǎn)是橫穿存儲器陣列的不同的陣列線，但是最終耦接為向給定的晶體管串傳遞相同的參考電壓。這樣的參考線可以一起連接到存儲器陣列的外部(和/或下面)。也可以使用多個相鄰的參考線來降低參考線的電阻，由此提供將晶體管串保持為參考電勢的更佳阻抗，但是這將降低陣列效率?？梢酝ㄟ^在兩個相鄰的晶體管串的端節(jié)點(diǎn)之間包括額外串聯(lián)的晶體管，以保持存儲器陣列的梯級規(guī)則性的方式，來提供一對相鄰的參考線。該額外的晶體管將僅僅短路在兩個相鄰的端節(jié)點(diǎn)之間的連接，并且因而仍然將相鄰的端節(jié)點(diǎn)稱接在一起，如上所述。在某些實(shí)施例中，可以將參考線“柵格化”在不同的互連層級上，以也向參考電壓提供較低的阻抗。存在各種可以實(shí)現(xiàn)這樣的存儲器陣列體系結(jié)構(gòu)的物理單元結(jié)構(gòu)?，F(xiàn)在參考圖9，示出了與在圖5中描述的陣列相對應(yīng)的示范性存儲器陣列550的一部分的截面圖?；酒叫械臄?shù)據(jù)線342、344、346、348 (在截面圖中示為延伸到頁面外)布置在參考線350、352之間。數(shù)據(jù)線和參考線上面，并且優(yōu)選與他們垂直地延伸的，是基本平行的選擇線232。這樣的選擇線232與柵極介質(zhì)層552和溝道層54共同延伸。晶體管310、312、314、316、318分別布置在每對相鄰的數(shù)據(jù)線342、344、346、348之間、以及在每個相鄰的數(shù)據(jù)線和參考線350、352之間。例如，晶體管溝道312形成在N+源極/漏極區(qū)322和源極/漏極區(qū)324之間。電阻性元件與每個數(shù)據(jù)線相關(guān)聯(lián)。例如，電阻性元件334布置在源極/漏極區(qū)324和數(shù)據(jù)線344之間。在某些實(shí)施例中，可切換的電阻器存儲器元件334包括位于兩個電極134、136之間的硫?qū)倩飳?32。硫?qū)倩飳?32是非結(jié)晶質(zhì)的，并且在形成時是高電阻，所以可切換的電阻器存儲器元件334最初處于高電阻狀態(tài)。優(yōu)選地，可切換的電阻器存儲器元件334是包含硫?qū)倩锏逆N。電極136是移動金屬離子的源，優(yōu)選地為銀，并且可以被認(rèn)為陽極。電極134是將不容易提供移動金屬離子的任何導(dǎo)體，例如鎢、鋁、鎳、鉬、或重?fù)诫s的半導(dǎo)體材料，并且可以被認(rèn)為陰極。如可以看到的，陰極在電阻器的共用源極/漏極側(cè)，而陽極(即移動離子的存貯器)在電阻器的數(shù)據(jù)線跡線側(cè)?？梢允褂肗+摻雜的多晶硅層138來將摻雜物上擴(kuò)散到溝道層554，以形成源極/漏極區(qū)324。

選擇晶體管310、312、314、316、318中的每個優(yōu)選是由約200至500埃厚的沉積Si、Si-Ge合金或Ge、以及HDP硅氧化物柵極層552和字線232形成的薄膜晶體管(TFT)。包含鍺或硅-鍺合金可以提供較低的閾值電壓和/或較低的電阻性開關(guān)器件。這對具有特別低的閾值電阻器材料的存儲器單元或縮放技術(shù)是優(yōu)選的，其中期望降低諸如選擇線電壓(由于器件的較低Vt)和漏極-源極電壓(由于具有SiGe合金的器件的較高移動性)的電壓。選擇線232可以是任何適當(dāng)?shù)膶?dǎo)體，諸如摻雜多晶硅然后矽化(salicided)或含鎢的材料。波紋溝道降低短溝道效應(yīng)并且允許在數(shù)據(jù)線跡線之間非常小的間隔，而沒有過渡的短溝道效應(yīng)。在上述的Scheuerlein I和Scheuerlein II申請中更完整描述了這樣的存儲器單元的額外制造細(xì)節(jié)。此外，在這些應(yīng)用中描述了適合與在此描述的技術(shù)一起使用的其他技術(shù)。存儲器陣列550也可以表示用于實(shí)現(xiàn)在圖8中描述的存儲器陣列500的示范性結(jié)構(gòu)。在這樣的陣列中，每個參考線與數(shù)據(jù)線在結(jié)構(gòu)上相同。例如，參考線350將與數(shù)據(jù)線344相同，包括其電阻性元件334?，F(xiàn)在參考圖10，以截面圖描述了另一個半導(dǎo)體結(jié)構(gòu)，其形成在晶體管串之上的位線(類似于圖6中所示)。該結(jié)構(gòu)可以被視為顛倒的TFT單元，對于每個單元具有晶體管。在 Michael A. Vyvoda 等人的名稱為 “Inverted Staggered Thin Film Transistorwith Salicided Source/Drain Structures and Method of Making Same，，的美國專利No. 6，815，781中描述了用于實(shí)現(xiàn)這樣的存儲器結(jié)構(gòu)的示范性結(jié)構(gòu)和方法，具有適當(dāng)?shù)男薷?，通過引用將上述申請的公開內(nèi)容全部合并于此。現(xiàn)在參考圖11，以截面圖描述了另一個半導(dǎo)體結(jié)構(gòu)，其包括形成在半導(dǎo)體層656中的SOI晶體管,半導(dǎo)體層656經(jīng)由形成在介電層658中的垂直電阻器664連接到掩埋的位線662 (形成在襯底660中)。在此描述的存儲器陣列體系結(jié)構(gòu)非常適合于在以下的三維存儲器陣列中使用，該三維存儲器陣列具有在襯底上的多個層級(level)上彼此堆疊的不同存儲器平面。現(xiàn)在參考圖12，示出了表示三維存儲器陣列700的陣列線的截面圖。描述了四個存儲器層級(即“存儲器平面”)，每個層級包括被示為垂直于頁面平面的多個共面陣列線(數(shù)據(jù)線和參考線)。每個存儲器層級也包括多個選擇線(在該實(shí)施例中還被描述為字線)，其中的一個(每個存儲器層級)被示為在頁面上從左到右橫穿。為了清楚起見，與圖5中示出的實(shí)施例一致，標(biāo)注了數(shù)據(jù)線中的四個。在某些實(shí)施例中，F(xiàn)ET可以是適于形成在這樣的具有多于一個層級的存儲器單元因而形成高密度存儲器器件的單塊三維存儲器陣列中的薄膜晶體管。在這樣的實(shí)施例中，存儲器單元可以至少部分形成在半導(dǎo)體襯底中。在其他實(shí)施例中，包括上面描述的許多實(shí)施例，存儲器單元整體形成于在這樣的襯底之上形成的層中，包括非半導(dǎo)體襯底。在此描述的某些圖可以表示這樣的三維存儲器陣列的一個存儲器層級，并且也可以表示二維陣列的單個存儲器層級?，F(xiàn)在參考圖13，示出了表示三維存儲器陣列750的陣列線的截面圖。描述了四個存儲器層級。每個存儲器層級也包括多個選擇線，其中的一個(每個存儲器層級)被示為在 頁面上從左到右橫穿。然而，共面數(shù)據(jù)線和參考線的層被布置在數(shù)據(jù)線之上(即在基礎(chǔ)襯底之上的更大高度)的存儲器平面以及布置在數(shù)據(jù)線之下的存儲器平面兩者共享。為了清楚起見，與圖5中示出的實(shí)施例一致，標(biāo)注了數(shù)據(jù)線中的四個。這樣的存儲器陣列750可以例如通過將如圖9中所示的存儲器平面堆疊在如圖10中所示的存儲器平面之上來實(shí)現(xiàn)，其中參考線和數(shù)據(jù)線在兩個存儲器平面之間公用。也可以使用如在此所指出的其他存儲器單元技術(shù)來實(shí)現(xiàn)這樣的垂直共享的數(shù)據(jù)線陣列。現(xiàn)在參考圖14，描述了示范性存儲器陣列800的半導(dǎo)體結(jié)構(gòu)的平面圖，存儲器陣列800可以使用形成在半導(dǎo)體襯底中的晶體管來實(shí)現(xiàn)，諸如二維(即單個存儲器平面)存儲器陣列。兩個字線802、804被示為水平橫穿陣列800，在與有源區(qū)826、828的每個交叉點(diǎn)處形成晶體管。參考線810、818和位線812、814、816、820被示為于字線之上垂直橫穿。位線812、814、816、820和有源區(qū)826、828的每個相應(yīng)交叉點(diǎn)包括耦接在之間的相應(yīng)的垂直電阻性元件(諸如被標(biāo)注為822的元件)。參考線810、818和有源區(qū)826、828的每個相應(yīng)交叉點(diǎn)(即晶體管串“端結(jié)點(diǎn)”)包括耦接在之間的相應(yīng)的金屬-有源區(qū)觸點(diǎn)(諸如被標(biāo)注為824的元件)。在其他實(shí)施例中，參考線可以通過與耦接在中間結(jié)點(diǎn)和數(shù)據(jù)線之間的電阻性元件等同的電阻性元件耦接到有源區(qū)端結(jié)點(diǎn)。
在上述的各種實(shí)施例中，選擇線可以被設(shè)想為字線，并且字線可以被設(shè)想為位線。盡管認(rèn)為這樣的術(shù)語在本領(lǐng)域?qū)τ谠S多類型的存儲器陣列結(jié)構(gòu)被許多人廣泛采用，但是這樣的術(shù)語某種程度上可以暗示存儲器陣列的特定組織，諸如字寬、頁面大小、塊大小等，其可能是有限制的并且在此是非故意的。如在此使用的，諸如選擇線和數(shù)據(jù)線的術(shù)語的使用不意味著含有關(guān)于術(shù)語字線和位線的任何區(qū)別之意。此外，在一些實(shí)施例中的某些參考線可以被描述為地線，但是應(yīng)理解這樣的線通常更多被認(rèn)為參考線，其可以或可以不耦接到地。預(yù)期在此描述的非易失性存儲器陣列結(jié)構(gòu)和技術(shù)與廣泛不同的兩端子非易失性電可控電阻器一起使用，包括其電阻可以通過應(yīng)用特定電壓/電流條件而連續(xù)變化的那些，以及包括其電阻可以通過應(yīng)用特定電壓/電流條件而被置于兩個穩(wěn)定電阻狀態(tài)中的任何一個的那些，其在此被共同稱為“電阻性元件”和/或“電阻器元件”，而不意在排除某些類型的這樣電阻器技術(shù)和結(jié)構(gòu)。各種偏置條件將取決于選擇的電阻器技術(shù)和提供的操作模式。在Tianhong Yan和Luca Fasoli于2009年9月20日提交的、名稱為“ContinuousProgramming of Non-Volatile Memory” 的共同未決美國申請 No. 12/563, 140 中描述了可以與在此描述的技術(shù)一起有效使用的各種不同類型的電阻性元件，通過引用將上述申請的公開內(nèi)容全部合并于此。此外，上面引用的PMC單元可以與在此描述的技術(shù)一起有效使用。而且，盡管特別預(yù)期了不具有二極管的電阻性元件，但是可以包括二極管或其他操縱器件的其他電阻性元件可以與在此描述的技術(shù)一起有效使用。在Petti于2005年6 月 2 日提交的名稱為“Rewriteable Memory Cell Comprisinga Transistor and Resistance-Switching Material in Series，，的美國專利申請No. 11/143，269中描述了包括晶體管和電阻性切換存儲器元件的另一種單塊三維存儲器陣列，該專利由本發(fā)明的受讓人所擁有，因此通過引用合并于此。在此描述的電阻性切換材料利用相同極性的電壓進(jìn)行置位和復(fù)位。由于將低電阻狀態(tài)改變成高電阻狀態(tài)的非常低的復(fù)位電壓而出現(xiàn)讀取干擾的風(fēng)險。這樣的存儲器單元同樣有利地利用在極性上與置位電壓相反的讀取電壓進(jìn)行讀取。在該情況下，讀取電壓可以在極性上與置位和復(fù)位電壓兩者相反。如在此所使用的，假定置位狀態(tài)是低電阻狀態(tài)，而假定復(fù)位狀態(tài)是高電阻狀態(tài)。置位動作用于將存儲器單元電阻器置于置位狀態(tài)；類似地，復(fù)位動作用于將存儲器單元電阻器置于復(fù)位狀態(tài)。置位閾值是正向，并且復(fù)位閾值是反向。盡管術(shù)語“編程”和“擦除”可以頻繁地分別與“置位”和“復(fù)位”相關(guān)聯(lián)，但是上面描述的示例證實(shí)不需要這樣的關(guān)聯(lián)。例 如，如上所述，塊擦除功能在某些實(shí)施例中可以對應(yīng)于“置位”所有電阻性元件，但是在其他實(shí)施例中可以對應(yīng)于“復(fù)位”所有電阻性元件。如此，術(shù)語“編程”和“擦除”在這里使用的上下文中應(yīng)是清楚的，并且不應(yīng)限制性地解釋為隱含電阻性元件的特定偏置條件或特定狀態(tài)改變，也不必對應(yīng)于諸如在產(chǎn)品數(shù)據(jù)表或文獻(xiàn)中使用的術(shù)語。短語“將存儲器單元編程為置位狀態(tài)”和“將存儲器單元內(nèi)的可切換電阻器存儲器元件編程為置位狀態(tài)”以及“將存儲器單元編程為低電阻狀態(tài)”和“將存儲器單元內(nèi)的可切換電阻器存儲器元件編程未低電阻狀態(tài)”和“將存儲器單元內(nèi)的電阻性元件置于低電阻狀態(tài)”在此可以交換使用，并且不應(yīng)從這樣的使用中推斷出微妙的不同，即使從用戶的角度來看，使用諸如“復(fù)位”或“擦除”或“塊擦除”術(shù)語來描述這樣的動作。在最優(yōu)選的實(shí)施例中，存儲器陣列支撐件形成在存儲器下面的襯底中，并且必須進(jìn)行從陣列的數(shù)據(jù)線、參考線和選擇線的端部到該電路的電連接。在Scheuerlein等人的名稱為 “Word Line Arrangement having Multi-Layer Word Line Segments forThree-Dimensional Memory Array”的美國專利No. 6，879，505中描述了進(jìn)行這些連接同時最小化使用襯底區(qū)域的有利方案，通過引用將上述申請的公開內(nèi)容合并于此。此外，在一些實(shí)施例中，這樣的支撐電路可以包括以在襯底上面形成的三維存儲器陣列下面的棋盤方式布置的選擇線解碼器和數(shù)據(jù)線解碼器。在于2004年5月11日授權(quán)的美國專利No. 6，735，104中可以找到關(guān)于示范性棋盤布置的額外信息，通過引用將上述申請的內(nèi)容全部合并于此。如在此使用的，“耦接”意味著直接或間接，諸如通過介入組件或結(jié)構(gòu)。單塊(monolithic)三維存儲器陣列是其中多個存儲器層級形成在單個襯底(諸如晶片)之上、沒有介入襯底的陣列。形成一個存儲器層級的層直接沉積或生長在一個或多個現(xiàn)有層上。相比而言，已通過在分開的襯底上形成存儲器層級并且將存儲器層級彼此粘附來構(gòu)造堆疊的存儲器，如在Leedy的名稱為“Three dimensional structure memory”美國專利No. 5，915，167中所描述的。襯底可以在粘結(jié)之前從存儲器層級變薄或移除，但是由于存儲器層級最初形成在分開的襯底上，所以這樣的存儲器不是真正的單塊三維存儲器陣列。
形成在襯底之上的單塊三維存儲器陣列至少包括在襯底之上的第一高度形成的第一存儲器層級和在與第一高度不同的第二高度形成的第二存儲器層級。在這樣的多層級陣列中，可以在襯底之上形成三、四、八或?qū)嶋H上任何數(shù)目的存儲器層級。基于本公開的教導(dǎo)，預(yù)計本領(lǐng)域的普通技術(shù)人員將容易實(shí)踐本發(fā)明。相信在此提供的各種實(shí)施例的描述提供了本發(fā)明的足夠了解和細(xì)節(jié)，以使得普通技術(shù)人員能夠?qū)嵺`本發(fā)明。雖然如此，為了清楚起見，沒有示出和描述在此描述的實(shí)現(xiàn)方式的所有常規(guī)特征。當(dāng)然，應(yīng)理解在開發(fā)任何這樣的實(shí)際實(shí)現(xiàn)方式中，必須進(jìn)行許多特定于實(shí)現(xiàn)方式的判定，以獲得開發(fā)者的特定目的，諸如遵守和應(yīng)用以及企業(yè)相關(guān)的約束，并且特定目的將隨實(shí)現(xiàn)方式以及開發(fā)者而變化。此外，應(yīng)理解，這樣的開發(fā)努力可能是復(fù)雜和耗時的，但是仍然是本領(lǐng)域技術(shù)人員受益于本公開的常規(guī)接受的設(shè)計。例如，在開發(fā)商業(yè)可行的產(chǎn)品中，認(rèn)為關(guān)于每個陣列或子陣列內(nèi)的存儲器單元的 數(shù)目的判定、為字線和位線預(yù)解碼器和解碼器電路以及位線感測電路選擇的特定配置、以及字線組織都是本領(lǐng)域技術(shù)人員在實(shí)踐本發(fā)明時所面對的典型設(shè)計判定。如本領(lǐng)域中所公知的，實(shí)現(xiàn)各種行和列解碼器電路用于基于地址信號以及可能基于其他控制信號來選擇存儲器塊和所選擇的塊內(nèi)的字線和位線。雖然如此，盡管認(rèn)為需要設(shè)計努力的僅僅常規(guī)練習(xí)來實(shí)踐本發(fā)明，但是這樣的設(shè)計努力可能導(dǎo)致額外的發(fā)明性努力，如同在開發(fā)費(fèi)力的競爭產(chǎn)品時經(jīng)常發(fā)生的。盡管一般地假定了電路和物理結(jié)構(gòu)，但是如廣泛公認(rèn)的，在現(xiàn)代半導(dǎo)體設(shè)計和制造中，物理結(jié)構(gòu)和電路可以嵌入在適合于在隨后的設(shè)計、測試或制造階段中以及在最終制造的半導(dǎo)體集成電路中使用的計算機(jī)可讀的描述性形式。預(yù)期本發(fā)明包括電路、相關(guān)的方法和操作、用于制造這樣的電路的相關(guān)方法、以及這樣的電路和方法的計算機(jī)可讀介質(zhì)編碼，所有如在此所描述的、以及如在所附權(quán)利要求中限定的。如在此使用的，計算機(jī)可讀介質(zhì)至少包括硬盤、帶或其他磁、光半導(dǎo)體(例如閃速存儲卡、ROM)或電子介質(zhì)。電路的編碼可以包括電路圖解信息、物理布局信息、行為仿真信息，和/或可以包括可以表示或傳送電路的任何其他編碼。上面的描述僅僅描述了本發(fā)明的許多可能的實(shí)現(xiàn)方式中的幾個。為此，該詳細(xì)的描述旨在說明，而不是限制。可以基于在此闡述的描述來進(jìn)行在此公開的實(shí)施例的變化和修改。僅僅下面的權(quán)利要求(包括所有等同物)用于限制本發(fā)明的范圍。
權(quán)利要求
1.ー種存儲器陣列，包括 第一和第二字線； 與所述第一和第二字線基本上正交的第一復(fù)數(shù)M個數(shù)據(jù)線； 第一晶體管串，包括第一復(fù)數(shù)M+1個串聯(lián)連接的晶體管，每個這樣的晶體管具有與所述第一字線耦接的柵極端子，所述第一晶體管串具有相應(yīng)的第一和第二端節(jié)點(diǎn)并且具有在所述第一晶體管串的相鄰晶體管之間的第一復(fù)數(shù)M個中間節(jié)點(diǎn)； 第一復(fù)數(shù)M個電阻性元件，每個相應(yīng)的電阻性元件耦接在所述第一復(fù)數(shù)M個中間節(jié)點(diǎn)的相應(yīng)ー個和所述第一復(fù)數(shù)M個數(shù)據(jù)線的相應(yīng)ー個之間； 第二晶體管串，包括第二復(fù)數(shù)M+1個串聯(lián)連接的晶體管，每個這樣的晶體管具有與所述第二字線耦接的柵極端子，所述第二晶體管串具有相應(yīng)的第一和第二端節(jié)點(diǎn)并且具有在所述第二晶體管串的相鄰晶體管之間的第二復(fù)數(shù)M個中間節(jié)點(diǎn)；以及 第二復(fù)數(shù)M個電阻性元件，每個相應(yīng)的電阻性元件耦接在所述第二復(fù)數(shù)M個中間節(jié)點(diǎn)的相應(yīng)ー個和所述第一復(fù)數(shù)M個數(shù)據(jù)線的相應(yīng)ー個之間。
2.根據(jù)權(quán)利要求I所述的存儲器陣列，其中 所述相應(yīng)的第一和第二晶體管串的所述相應(yīng)的第一和第二端節(jié)點(diǎn)中的每ー個耦接到相關(guān)聯(lián)的參考節(jié)點(diǎn)，用于有時向所述相應(yīng)的第一和第二晶體管串的所述相應(yīng)的第一和第二端節(jié)點(diǎn)傳遞參考電壓。
3.根據(jù)權(quán)利要求2所述的存儲器陣列，其中 耦接到所述第一晶體管串的所述第一端節(jié)點(diǎn)的相關(guān)聯(lián)的參考節(jié)點(diǎn)構(gòu)成布置為與所述第一復(fù)數(shù)M個數(shù)據(jù)線平行的第一參考線； 耦接到所述第一晶體管串的所述第二端節(jié)點(diǎn)的相關(guān)聯(lián)的參考節(jié)點(diǎn)構(gòu)成布置為與所述第一復(fù)數(shù)M個數(shù)據(jù)線平行的第二參考線； 耦接到所述第二晶體管串的所述第一端節(jié)點(diǎn)的相關(guān)聯(lián)的參考節(jié)點(diǎn)構(gòu)成所述第一參考線； 耦接到所述第二晶體管串的所述第二端節(jié)點(diǎn)的相關(guān)聯(lián)的參考節(jié)點(diǎn)構(gòu)成所述第二參考線；以及 所述第一復(fù)數(shù)M個數(shù)據(jù)線布置在所述第一和第二參考線之間。
4.根據(jù)權(quán)利要求3所述的存儲器陣列，其中 所述相應(yīng)的第一和第二參考線直接連接到所述第一和第二晶體管串的所述相應(yīng)的第一和第二端節(jié)點(diǎn)。
5.根據(jù)權(quán)利要求3所述的存儲器陣列，進(jìn)ー步包括 與所述第一和第二字線基本正交的第二復(fù)數(shù)N個數(shù)據(jù)線； 第三晶體管串，包括第三復(fù)數(shù)N+1個串聯(lián)連接的晶體管，每個這樣的晶體管具有與所述第一字線耦接的柵極端子，所述第三晶體管串具有相應(yīng)的第一和第二端節(jié)點(diǎn)并且具有在所述第三晶體管串的相鄰晶體管之間的第三復(fù)數(shù)N個中間節(jié)點(diǎn)； 第三復(fù)數(shù)N個電阻性元件，每個相應(yīng)的電阻性元件耦接在所述第三復(fù)數(shù)N個中間節(jié)點(diǎn)的相應(yīng)ー個和所述第二復(fù)數(shù)N個數(shù)據(jù)線的相應(yīng)ー個之間；以及 第三參考線，與所述第二復(fù)數(shù)N個數(shù)據(jù)線平行并且與所述第三晶體管串的第二端節(jié)點(diǎn)率禹接；其中，所述第三晶體管串的第一端節(jié)點(diǎn)耦接到所述第一晶體管串的第二端節(jié)點(diǎn)；以及 其中所述第二復(fù)數(shù)N個數(shù)據(jù)線布置在所述第二和第三參考線之間。
6.根據(jù)權(quán)利要求5所述的存儲器陣列，其中M不等于N。
7.根據(jù)權(quán)利要求3所述的存儲器陣列，進(jìn)ー步包括 多個參考線電阻性元件，每ー個將所述第一和第二晶體管串的相應(yīng)ー個的所述第一和第二端節(jié)點(diǎn)的相應(yīng)ー個耦接到其相關(guān)聯(lián)的參考節(jié)點(diǎn)。
8.根據(jù)權(quán)利要求7所述的存儲器陣列，其中 所述第一和第二參考線中的每ー個在結(jié)構(gòu)上與所述第一復(fù)數(shù)M個數(shù)據(jù)線中的各數(shù)據(jù)線相同；以及 所述多個參考線電阻性元件中的每ー個在結(jié)構(gòu)上與所述第一復(fù)數(shù)M個電阻性元件中的各電阻性元件相同。
9.根據(jù)權(quán)利要求8所述的存儲器陣列，其中 M的值可配置，從而可以在制造后選擇構(gòu)成給定晶體管串的晶體管的數(shù)目。
10.一種用于在存儲器陣列中使用的方法，所述存儲器陣列具有字線、與所述字線正交的數(shù)據(jù)線、以及串聯(lián)連接的晶體管的串，串的各晶體管具有與相同字線耦接的相應(yīng)柵極端子，所述方法包括 將第一字線偏置到用于第一操作模式的所選擇的字線電平； 將第一晶體管串的第一和第二端節(jié)點(diǎn)偏置到用于所述第一操作模式的參考電平，所述第一晶體管串包括布置在所述第一和第二端節(jié)點(diǎn)之間的第一復(fù)數(shù)M+1個串聯(lián)連接的晶體管，并且具有在所述第一晶體管串的相鄰晶體管之間的第一復(fù)數(shù)M個中間節(jié)點(diǎn)，每個這樣的晶體管具有與所述第一字線耦接的柵極端子；以及 將與所述第一晶體管串相關(guān)聯(lián)的第一復(fù)數(shù)M個數(shù)據(jù)線中的所選擇的數(shù)據(jù)線偏置到與所述參考電平不同的用于所述第一操作模式的所選擇的數(shù)據(jù)線電平，所述第一復(fù)數(shù)個數(shù)據(jù)線中的每個相應(yīng)數(shù)據(jù)線通過第一復(fù)數(shù)M個電阻性元件中的相應(yīng)電阻性元件耦接到所述第ー復(fù)數(shù)M個中間節(jié)點(diǎn)中的相應(yīng)中間節(jié)點(diǎn)； 其中所述第一字線、所述第一和第二端節(jié)點(diǎn)、以及所選擇的數(shù)據(jù)線的相應(yīng)偏置協(xié)作以允許電流從所選擇的字線通過所選擇的電阻性元件流到所述第一晶體管串的兩個相鄰晶體管之間的中間節(jié)點(diǎn)，并且同時從所述中間節(jié)點(diǎn)流到所述第一晶體管串的所述第一端節(jié)點(diǎn)，并且從所述中間節(jié)點(diǎn)流到所述第一晶體管串的所述第二端節(jié)點(diǎn)。
11.根據(jù)權(quán)利要求10所述的方法，進(jìn)ー步包括 將與所述第一晶體管串相關(guān)聯(lián)并且布置在所述第一和第二端節(jié)點(diǎn)之間的第一復(fù)數(shù)M個數(shù)據(jù)線的未選擇數(shù)據(jù)線偏置到用于所述第一操作模式的未選擇數(shù)據(jù)線偏置條件，所述用于所述第一操作模式的未選擇數(shù)據(jù)線偏置條件被選擇為防止在與每個相應(yīng)的未選擇數(shù)據(jù)線相關(guān)聯(lián)和與所述第一晶體管串相關(guān)聯(lián)的每個相應(yīng)電阻性元件兩端具有顯著的電壓。
12.根據(jù)權(quán)利要求11所述的方法，其中所述用于所述第一操作模式的未選擇數(shù)據(jù)線偏置條件包括浮置條件。
13.根據(jù)權(quán)利要求11所述的方法，其中所述用于所述第一操作模式的未選擇數(shù)據(jù)線偏置條件包括與所述參考電平基本相等的電壓。
14.根據(jù)權(quán)利要求11所述的方法，進(jìn)ー步包括將所述第一字線偏置到用于第二操作模式的所選擇的字線電平； 將所述第一晶體管串的第一和第二端節(jié)點(diǎn)偏置到用于所述第二操作模式的參考電平； 將與所述第一晶體管串相關(guān)聯(lián)的所述第一復(fù)數(shù)M個數(shù)據(jù)線的所選擇的數(shù)據(jù)線偏置到用于所述第二操作模式的所選擇的數(shù)據(jù)線電平； 其中所述第一字線、所述第一和第二端節(jié)點(diǎn)、以及所選擇的數(shù)據(jù)線的相應(yīng)偏置協(xié)作以允許電流從第一和第二端節(jié)點(diǎn)兩者同時流到所述第一晶體管串的兩個相鄰晶體管之間的中間節(jié)點(diǎn)，然后通過所選擇的電阻性元件流到所選擇的數(shù)據(jù)線。
15.根據(jù)權(quán)利要求11所述的方法，其中偏置所述第一晶體管串的所述第一和第二端節(jié)點(diǎn)包括 將分別耦接到所述第一晶體管串的所述第一和第二端節(jié)點(diǎn)的第一和第二陣列線偏置到用于所述第一操作模式的所述參考電平，所述第一和第二陣列線被布置為平行干與所述第一晶體管串相關(guān)聯(lián)的所述第一復(fù)數(shù)M個陣列線。
16.根據(jù)權(quán)利要求15所述的方法，其中 所述第一和第二陣列線分別構(gòu)成直接連接到所述第一晶體管串的相應(yīng)的第一和第二端節(jié)點(diǎn)的第一和第二參考線。
17.根據(jù)權(quán)利要求15所述的方法，其中 所述第一和第二陣列線通過相應(yīng)的第一和第二電阻性元件分別耦接到所述第一晶體管串的所述相應(yīng)的第一和第二端節(jié)點(diǎn)；以及 所述方法進(jìn)ー步包括通常將所述第一和第二電阻性元件維持在低電阻狀態(tài)，而不是將數(shù)據(jù)存儲在所述第一和第二電阻性元件中。
18.根據(jù)權(quán)利要求17所述的方法，進(jìn)ー步包括 選擇M的值，從而可以在制造后選擇構(gòu)成給定晶體管串的晶體管的數(shù)目； 其中所述第一和第二陣列線中的每ー個在結(jié)構(gòu)上與所述第一復(fù)數(shù)M個數(shù)據(jù)線中的各數(shù)據(jù)線相同；以及 其中所述第一和第二電阻性元件中的每ー個在結(jié)構(gòu)上與所述第一復(fù)數(shù)M個電阻性元件中的各電阻性元件相同。
19.根據(jù)權(quán)利要求11所述的方法，進(jìn)ー步包括 執(zhí)行塊操作以將所述第一和第二電阻性元件以及所述第一復(fù)數(shù)M個電阻性元件中的每ー個置于低電阻狀態(tài)；然后 依據(jù)要寫入到所述存儲器陣列中的數(shù)據(jù)，選擇性地將所述第一復(fù)數(shù)M個電阻性元件中的個別電阻性元件置于高電阻狀態(tài)。
20.根據(jù)權(quán)利要求11所述的方法，進(jìn)ー步包括 執(zhí)行塊操作以將所述第一和第二電阻性元件以及所述第一復(fù)數(shù)M個電阻性元件中的每ー個置于高電阻狀態(tài)；然后 將所述第一和第二電阻性元件置于低電阻狀態(tài)；以及 依據(jù)要寫入到所述存儲器陣列中的數(shù)據(jù)，選擇性地將所述第一復(fù)數(shù)M個電阻性元件中的個別電阻性元件置于低電阻狀態(tài)。
全文摘要
非易失性存儲器陣列體系結(jié)構(gòu)包括在每個共用源極/漏極(中間)節(jié)點(diǎn)和數(shù)據(jù)線(或位線)之間的電阻性元件，在另外的類虛地陣列中具有耦接到同一字線的串聯(lián)連接的晶體管。然而，每N+1個晶體管省略電阻性元件(或通常保持在低電阻狀態(tài)中)，以形成晶體管串。這獲得了4F2*(N+1)/N的陣列密度，其對N的合理取值接近4F2陣列密度。這樣的存儲器陣列非常適合于在以下的三維存儲器陣列中使用，該三維存儲器陣列具有在襯底上的多個層級上彼此堆疊的不同存儲器平面。
文檔編號H01L27/24GK102714057SQ201080059504
公開日2012年10月3日 申請日期2010年10月22日 優(yōu)先權(quán)日2009年10月26日
發(fā)明者L.G.法索利 申請人:桑迪士克3D有限責(zé)任公司