專利名稱：雙電介質(zhì)三柵極場效晶體管的制作方法
雙電介質(zhì)三柵極場效晶體管技術領域
本發(fā)明總體涉及半導體器件，更具體而言涉及三柵極場效晶體管。
技術背景
由于在縮減互補型金屬氧化物半導體(CM0Q晶體管柵極長度的同時控制泄露電流方面的困難不斷增加，因此傳統(tǒng)單柵極金屬氧化物半導體場效晶體管(MOSFET)結構可以用雙或三柵極MOSFET結構取代。通過提高溝道電勢的柵極控制，這些結構允許較大能力截止具有超短溝道長度的M0SFET。在近年來開發(fā)的各種多柵極MOSFET結構中，在制造能力與性能方面最有希望的就是所謂的“FinFET”結構的變化。在這些器件中，形成硅的條帶 (strip)或“鰭”，并且隨后沉積并且蝕刻該柵極材料，從而使得產(chǎn)生的柵極圍繞三個露出側邊上的鰭(FIN)。該器件的溝道區(qū)域位于鰭中。因為柵極電極和柵極電介質(zhì)圍繞三側邊上的半導體主體，所以晶體管基本上具有三個單獨的溝道和柵極。
具體而言，三柵極器件結構已經(jīng)作為22nm技術或之后技術的候選技術而受到矚目。因為在該半導體主體內(nèi)形成三個單獨的溝道，所以當導通晶體管時，半導體主體會完全耗盡，從而支持形成柵極長度短于30納米的全耗盡晶體管，而不需要使用超薄半導體主體或不需要進行半導體主體的光刻圖案化以使尺度小于器件的柵極長度。
三柵極器件結構提供更好的靜電控制，從而允許柵極長度縮放。此外，由于側壁作為柵極區(qū)域，所以每平面版圖可用的電流潛在增加。發(fā)明內(nèi)容
本發(fā)明的實施例提供一種雙電介質(zhì)三柵極場效晶體管、雙電介質(zhì)三柵極場效晶體管的制造方法以及操作雙電介質(zhì)三柵極場效晶體管的方法。在一個實施例中，雙電介質(zhì)三柵極場效晶體管包括一個半導體襯底、所述襯底上的絕緣層以及在所述絕緣層上并且向上延伸的至少一個半導體鰭。具有第一介電常數(shù)的第一電介質(zhì)層在鰭的第一和第二側壁之上延伸。金屬層在該第一電介質(zhì)層上延伸，并且該金屬層與第一電介質(zhì)形成金屬電介質(zhì)層。具有與該第一介電常數(shù)不同的第二介電常數(shù)的第二電介質(zhì)層在鰭的頂部表面上。柵極電極在鰭、金屬電介質(zhì)層以及第二電介質(zhì)層之上延伸。柵極電極與金屬電介質(zhì)層形成具有閾值電壓Vtl的第一和第二柵極，并且柵極電極與第二電介質(zhì)層形成具有與Vtl不同的閾值電壓 Vt2的第三柵極。
在一個實施例中，第一電介質(zhì)層為高k電介質(zhì)，并且金屬層和第一電介質(zhì)層形成金屬高k電介質(zhì)。例如該高k電介質(zhì)可以是Hf02、Zr02或Hf/Zr，并且金屬層可以包括TiN 或 I^aN。
本發(fā)明的實施例提供一種制造雙電介質(zhì)三柵極場效晶體管的方法。該方法包括提供基底結構，該基底結構包括半導體襯底、絕緣層以及從該絕緣層向上延伸的至少一個半導體鰭，所述鰭具有第一和第二橫向側邊和頂部。該方法進一步包括形成在鰭的第一和第二橫向側邊之上延伸的第一電介質(zhì)材料層；在第一電介質(zhì)材料層之上形成金屬層；以及形成在該鰭的頂部上延伸的、與第一電介質(zhì)材料層不同的第二電介質(zhì)材料層。柵極電極形成為在鰭和第一和第二電介質(zhì)層之上延伸；以及柵極電極與第一電介質(zhì)層形成具有閾值電壓 Vtl的第一和第二柵極，并且柵極電極與第二電介質(zhì)層形成具有與Vtl不同的閾值電壓Vt2 的第三柵極。
在一個實施例中，第一電介質(zhì)材料為高k電介質(zhì)，而金屬層和第一電介質(zhì)材料形成金屬高k(MHK)電介質(zhì)。在一個實施例中，第一電介質(zhì)層基本上在該鰭的所有第一和第二側邊之上延伸，第二電介質(zhì)層基本上在鰭的所有頂部表面之上延伸并且柵極電極包括在第一和第二電介質(zhì)層之上延伸的電極材料。
本發(fā)明的一個實施例提供操作包括第一、第二和第三柵極的雙電介質(zhì)三柵極場效晶體管(FET)的方法，其中第一和第二柵極具有Vtl的閾值電壓，并且第三柵極具有大于 Vt 1的Vt2的閾值電壓。該方法包括施加電源電壓Vdd給FET的第一、第二和第三柵極，并且在Vdd低于Vt2并且高于Vtl時在低功率模式下操作FET。
在本發(fā)明的一個實施例中，柵極區(qū)域的頂部表面被設計成使用多晶硅柵極基于 SiON的電介質(zhì)以具有閾值電壓Vtl，以及使用金屬高k柵極側邊表面以具有Vt2。具備這些特性的器件將在低Vdd (Vt2 > Vdd > Vtl)、低功率模式下有優(yōu)異的操作特性，并且在Vdd 提高到Vt2之上時，器件將在高性能模式下操作。在低功率模式下，器件也消耗較少的有源功率，這是因為多晶硅柵極SiON FET的柵極靜電容將遠低于MHK柵極器件。


圖1顯示了根據(jù)本發(fā)明一個實施例的雙電介質(zhì)三柵極結構。
圖2示出了用來制造圖1中三柵極結構的基底結構。
圖3描繪了在圖2的結構上形成高k電介質(zhì)。
圖4示出在高k電介質(zhì)上的金屬沉積。
圖5顯示了在圖4結構上沉積的Si02。
圖6示出了在圖5中顯示的Si鰭上的生長的SiON。
圖7顯示了根據(jù)本發(fā)明一個實施例的制造流程圖。
圖8描繪了也可以在本發(fā)明的實施例中在晶體管制造中使用的體半導體襯底。
圖9示出了在圖8的體半導體襯底上的氧化物層。
具體實施方式
在下列描述中，闡述了許多具體細節(jié)，諸如特定結構、部件、材料、尺度、處理步驟以及技術，以便提供對本發(fā)明的徹底理解。然而，本領域技術人員將會理解，本發(fā)明可以以廣泛的特定具體細節(jié)實踐。在其它一些實例中，并未詳細說明已知的結構或處理步驟以避免模糊本發(fā)明。
圖1顯示根據(jù)本發(fā)明一個實施例的雙電介質(zhì)三柵極結構。結構10包括基底半導體襯底12、絕緣體層14、多個半導體鰭16、高k電介質(zhì)20、金屬層22、頂部柵極電介質(zhì)M以及柵極電極26。
基底半導體襯底層12可以包括任何半導體材料，包括但不限于Si、SiC、SiGe, SiGeC, Ge合金、GaAs、InAs, hP、其它III-V族或II-VI族化合物半導體或有機半導體結構。在本發(fā)明的一些實施例中，基底半導體襯底層12可以包括Si半導體材料，即包括硅的半導體材料。進一步地，基底半導體襯底層12可以被摻雜或包含已摻雜與未摻雜區(qū)域這兩者。雖然基底半導體襯底層12可以為體半導體襯底，但是它也可以包括具有一個或多個掩埋絕緣體層(未顯示)的分層結構。
絕緣體層14可以包括任何合適的絕緣體材料，并且通常包括晶相或非晶相的掩埋氧化物(BOX)、氮化物或氮氧化物。掩埋的絕緣體層14可以為勻質(zhì)、連續(xù)層，或它可以包含相對大空腔或微型或納米級孔洞(未顯示)。掩埋絕緣體層14的物理厚度可以基于特定應用而大幅地變化，但是它的通常范圍從大約IOnm至大約500nm，更典型是從大約20nm 至大約200nm。在下面更為詳細地論述，本發(fā)明在一個實施例中可以運用稱為體襯底上的 Trigat/FinFET 或體 FinFET 的體襯底。
半導體鰭16可以包括任何半導體材料，包括但不限于Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs, hP、其它III-V族或II-VI族化合物半導體或有機半導體結構。在本發(fā)明的一些實施例中，優(yōu)選地半導體鰭16可以包括Si半導體材料，即包括硅的半導體材料。進一步，半導體鰭16可以被摻雜或其中包含已摻雜與未摻雜區(qū)域這兩者。鰭16的物理厚度可以基于特定應用而大幅地變化。如本領域技術人員所理解的那樣，鰭16可以用其它方式形成，例如可以使用側壁圖像轉移(Side wall Image Transfer, SIT)來限定鰭。
柵極電介質(zhì)層20在半導體鰭16的側壁之上并且在絕緣層14上或與絕緣層14相鄰延伸。柵極電介質(zhì)層20可以為任何合適的電介質(zhì)材料。例如，柵極電介質(zhì)層可以為二氧化硅(SiO2)、氮氧化硅(SiOxNy)或氮化硅(Si3N4)電介質(zhì)層。在本發(fā)明的一個實施例中，柵極電介質(zhì)層20可以為形成為厚度為約5人-20人的氮氧化硅薄膜。在本發(fā)明的一個實施例中，柵極電介質(zhì)層20可以為高k柵極電介質(zhì)層，諸如金屬氧化物電介質(zhì)，諸如但不限于五氧化二鉭(Ta2O5)和氧化鈦(TiO2)。柵極電介質(zhì)層20可以為其它類型的高K電介質(zhì)，諸如但不限于 PZT (鋯鈦酸鉛，Lead Zirconate Titanate)。
金屬層22在柵極電介質(zhì)層20之上延伸，并且該層22可以由許多合適的材料形成，諸如但不限于鎢、鉭、鈦及其氮化物。作為另一示例，層22可以包括摻雜成濃度密度介于IOw至IO^1原子/cm3之間的多晶硅。此外，層22不必要為單材料，可以為薄膜的復合堆疊，諸如但不限于多晶硅/金屬電極或金屬/多晶硅電極。
頂部柵極電介質(zhì)M可以位于鰭16的頂部表面上或與其相鄰。類似于電介質(zhì)層20 的電介質(zhì)M可以為任何合適的電介質(zhì)材料；并且例如電介質(zhì)M可以為氮氧化硅SiON或氮化硅電介質(zhì)層。在本發(fā)明的一個實施例中，柵極電介質(zhì)對可以為厚度大約5A-20人的氮氧化硅薄膜。
柵極電極層洸可以包括多晶硅、諸如Al、Cu、W、Ti、Ta、TiN, TaN, NiSi、CoSi之類的金屬和/或其它適當?shù)膶щ姴牧?。柵極電極層沈可以通過CVD、PVD、鍍覆、ALD以及其它合適的工藝來形成。柵極電極層沈可以具有多層結構，并且可以用多步驟工藝來形成。
圖2至圖6示出了制造圖1中所示結構10的處理步驟，并且圖7顯示根據(jù)本發(fā)明一個實施例的制造流程圖。一般而言，在本發(fā)明的一個實施例中，可以使用常規(guī)制造步驟形成半導體襯底12、絕緣體層14和鰭16，如圖2所示。例如，在器件10的制造中，形成硅半導體主體的硅襯底12可以具有絕緣層14，并且在其頂部上具有單晶硅層。這種半導體主體可以例如通過將氧離子注入單晶硅襯底內(nèi)來獲得。然而獲得這種起始半導體主體的其它技術也可行，諸如使用半導體襯底熱氧化。接著，可以執(zhí)行注入來調(diào)整半導體/硅層12的電氣特性。
在此之后，可以在半導體層上待形成鰭的位置處以及構思用于形成FinFET器件的源極與漏極區(qū)域的位置處沉積由例如氮化硅或氧化硅形成的硬掩模層并且圖案化。之后，通過蝕刻步驟來形成鰭16。可選地，之后接著表面處理，諸如H2退火步驟。然后沉積多晶硅層或硬掩模層并且圖案化，在此之后完成源極與漏極注入以用于形成使鰭更寬的源極與漏極區(qū)域。在這兩種注入的每種期間，結構的其它區(qū)域可以由例如光致抗蝕劑點保護。完成源極與漏極注入之后，同樣利用(選擇性)蝕刻移除硬掩模層N。
參照圖3和圖7，在形成圖2的結構30之后，在步驟102處形成高k電介質(zhì)層20。 這可以通過例如化學汽相沉積(chemical vapor deposition, CVD)或原子層沉積(atomic layer deposition, ALD)高k Hf02、Zi02或Hf/^ 硅酸鹽沉積來形成。高k電介質(zhì)層20可以包含本領域已知的任何材料，包括但不限于Zr、Hf、Al、HfSi, HfSiN的氧化物及其組合。 高k電介質(zhì)層20的厚度介于約1. Onm與約2. 5nm之間。
可選的步驟104用于在高k電介質(zhì)層20上沉積帶邊金屬。對于NFET而言，這可以例如通過沉積任何II/II族元素，諸如La、MG或Ba來完成。對于PFET而言，可以沉積 AlO2或1 以形成基底邊緣的金屬。
如圖4所示，步驟106是用于形成金屬層22的金屬沉積步驟。該層在柵極電介質(zhì)層20之上延伸，并且金屬層22可以由許多合適的材料形成，諸如但不限于鎢、鉭、鈦及其氮化物。作為另一示例，層22可以包括摻雜成濃度密度介于IO19至102°原子/cm3之間的多晶硅。此外，層22不必要為單材料，可以為薄膜的復合堆疊諸如但不限于多晶硅/金屬電極或金屬/多晶硅電極。
在步驟110處，沉積圖5中顯示為32的二氧化硅(SiO2)，以填充鰭16之間的溝槽并且覆蓋層22。在一個實施例中，沉積較厚的氧化硅層來覆蓋整個結構。接著，執(zhí)行化學機械拋光(CMP)以使氧化硅層平坦化，并且露出鰭狀結構16的頂部。
在步驟112處，從溝槽內(nèi)移除氧化物，并且在步驟114處，在鰭16的頂部上生長頂部柵極電介質(zhì)對，如圖6所示。這些頂部柵極電介質(zhì)可以為任何合適的電介質(zhì)材料，并且例如電介質(zhì)M可以為氮氧化硅SiON或氮化硅電介質(zhì)層。在本發(fā)明的一個實施例中，柵極電介質(zhì)對可以為厚度大約5人至20人的氮氧化硅薄膜。電介質(zhì)M可以例如通過快速熱處理(RTP)氧化、解耦合等離子體氮化(DPN)或通過使用NO氣體的快速熱氧化(RTNO)來形成。
在步驟116處，多晶硅柵極26 (如圖1內(nèi)所示)沉積在金屬高k(MHK)側壁以及 SiON頂部柵極電介質(zhì)M之上。該柵極電極層沈可以包括多晶硅、諸如Al、Cu、W、Ti、Ta、 TiN、TaN、NiSi、CoSi之類的金屬和/或其它適當導電材料。柵極電極層沈可以通過CVD、 PVD、鍍覆、ALD以及其它合適的工藝來形成。另外，柵極電極層沈可以具有多層結構，并且可以以多步驟工藝來形成。
運用上述設計，F(xiàn)ET器件10基本上具有三個單獨的溝道和柵極。每個鰭16都形成頂部溝道以及兩個側邊溝道。頂部電介質(zhì)M和多晶硅材料沈形成具有閾值電壓Vtl的第一、頂部柵極，并且金屬高k電介質(zhì)層20、22和多晶硅材料沈形成具有閾值電壓Vt2的兩個附加的側邊柵極。
如上所述，在一個實施例中，本發(fā)明可以使用稱為體Si襯底上的Trigat/FinFET 或體FinFET的體襯底來制造。圖8顯示這種具有鰭42的體襯底?？梢允褂萌魏魏线m的體襯底，并且可以用任何合適的方式在體襯底上形成鰭42。如圖9所示，在鰭42之間的襯底 40上沉積氧化物絕緣體層44?？梢允褂萌魏魏线m的氧化物材料，并且可以用任何合適的方式在襯底40上形成或沉積氧化物層44。在形成層44之后，如上面結合圖2至圖7所述地來處理所生成的結構，以制造雙電介質(zhì)三柵極場效晶體管。
本發(fā)明的實施例具有顯著的實用性。例如，在本發(fā)明的一個實施例中，柵極區(qū)域的頂部表面被設計成具有閾值電壓vtl，該電壓Vtl小于金屬高k柵極側邊表面的閾值電壓 Vt2。具備這些特性的器件將在低Vdd(Vt2 > Vdd > Vtl)、低功率模式下有優(yōu)異的操作特性，并且在Vdd提高到Vt2之上時，該器件將在高性能模式下操作。在低功率模式下，該器件也消耗低有源功率，因為多晶硅柵極SiONFET的柵極電容將遠低于MHK柵極器件。
雖然可以理解，本文公開的本發(fā)明被精密計算來滿足上述目的，不過本領域技術人員可以構思出許多修改與實施例，并且本發(fā)明目的在于所附權利要求書覆蓋落入本發(fā)明的真實范圍內(nèi)的所有這類修改和實施例。
權利要求
1.一種雙電介質(zhì)三柵極場效晶體管，包括 半導體襯底；絕緣層，位于所述襯底上；至少一個半導體鰭，在所述絕緣層上并且從所述絕緣層向上延伸，所述鰭包括第一側壁和第二側壁以及頂部表面；第一電介質(zhì)層，具有第一介電常數(shù)并且在所述鰭的所述第一側壁和第二側壁之上延伸；金屬層，在所述第一電介質(zhì)層之上延伸；第二電介質(zhì)層，具有與所述第一介電常數(shù)不同的第二介電常數(shù)并且在所述鰭的所述頂部表面上；以及柵極電極，在所述鰭與所述第一電介質(zhì)層和第二電介質(zhì)層之上延伸，其中所述柵極電極與所述第一電介質(zhì)層形成具有閾值電壓Vtl的第一柵極和第二柵極，并且所述柵極電極與所述第二電介質(zhì)層形成具有與Vtl不同的閾值電壓Vt2的第三柵極。
2.根據(jù)權利要求1所述的雙電介質(zhì)三柵極場效晶體管，其中Vt2大于Vtl。
3.根據(jù)權利要求1或2所述的雙電介質(zhì)三柵極場效晶體管，其中所述第一電介質(zhì)層為高k電介質(zhì)，并且所述金屬層與所述第一電介質(zhì)層形成金屬高k電介質(zhì)。
4.根據(jù)權利要求3所述的雙電介質(zhì)三柵極場效晶體管，其中所述高k電介質(zhì)為Η 2、
5.根據(jù)權利要求3或4所述的雙電介質(zhì)三柵極場效晶體管，其中所述金屬層包括TiN 或 I^aN。
6.根據(jù)任一前述權利要求所述的雙電介質(zhì)三柵極場效晶體管，其中所述第二電介質(zhì)層為SiON電介質(zhì)。
7.根據(jù)任一前述權利要求所述的雙電介質(zhì)三柵極場效晶體管，其中所述柵極電極為多晶娃。
8.根據(jù)任一前述權利要求所述的雙電介質(zhì)三柵極場效晶體管，還包括沉積在所述半導體襯底上的帶邊金屬。
9.根據(jù)任一前述權利要求所述的雙電介質(zhì)三柵極場效晶體管，其中所述第一電介質(zhì)層基本上在所述鰭的所有所述第一側邊和所述第二側邊之上延伸； 所述第二電介質(zhì)層基本上在所述鰭的所有所述頂部表面之上延伸；以及所述柵極電極包括在所述第一電介質(zhì)層和所述第二電介質(zhì)層之上延伸的電極材料。
10.一種根據(jù)任一前述權利要求所述的雙電介質(zhì)三柵極場效晶體管，包括至少一個又一半導體鰭，在所述絕緣層上并且從所述絕緣層向上延伸，所述鰭中的每一個包括第一側壁和第二側壁以及頂部表面；所述第一電介質(zhì)層具有第一介電常數(shù)并且基本上在所述鰭的所有所述第一側壁和所述第二側壁之上延伸；所述第二電介質(zhì)層具有與所述第一介電常數(shù)不同的第二介電常數(shù)，并且基本上在所述鰭的所有所述頂部表面之上延伸；以及所述柵極電極在所述鰭以及所述第一電介質(zhì)層和所述第二電介質(zhì)層之上延伸。
11.一種制造雙電介質(zhì)三柵極場效晶體管的方法，包括提供基底結構，包括半導體襯底、絕緣層以及從所述絕緣層向上延伸的至少一個半導體鰭，所述鰭具有第一橫向側邊和第二橫向側邊以及頂部；形成第一電介質(zhì)材料層，所述第一電介質(zhì)材料層在所述鰭的所述第一橫向側邊和所述第二橫向側邊之上延伸；在所述第一電介質(zhì)材料層之上形成金屬層；形成與所述第一電介質(zhì)材料層不同的第二電介質(zhì)材料層，所述第二電介質(zhì)材料層在所述鰭的所述頂部之上延伸；以及形成柵極電極，所述柵極電極在所述鰭與所述第一電介質(zhì)層和所述第二電介質(zhì)層之上延伸，其中所述柵極電極與所述第一電介質(zhì)層形成具有閾值電壓Vtl的第一柵極和第二柵極，并且所述柵極電極與所述第二電介質(zhì)層形成具有與Vtl不同的閾值電壓Vt2的第三柵極。
12.根據(jù)權利要求11所述的方法，其中Vt2大于Vtl。
13.根據(jù)權利要求11或12所述的方法，其中所述第一電介質(zhì)材料為高k電介質(zhì)，并且所述金屬層與所述第一電介質(zhì)材料形成金屬高k電介質(zhì)。
14.根據(jù)權利要求11、12或13所述的方法，其中所述第一電介質(zhì)層基本上在所述鰭的所有所述第一例邊和所述第二側邊之上延伸。
15.根據(jù)權利要求11至14中任一項所述的方法，其中所述第二電介質(zhì)層基本上在所述鰭的所有所述頂部表面之上延伸；以及所述柵極電極包括在所述第一電介質(zhì)層和所述第二電介質(zhì)層之上延伸的電極材料。
16.一種操作根據(jù)權利要求1至10中任一項所述的雙電介質(zhì)三柵極場效晶體管(FET) 的方法，所述方法包括施加電源電壓Vdd給所述FET的所述第一柵極、所述第二柵極和所述第三柵極；以及當Vdd低于Vt2并且大于Vtl時，在低功率模式下操作所述FET。
17.根據(jù)權利要求16所述的方法，還包括在Vdd大于Vt2時在高功率模式下操作所述FET。
18.根據(jù)權利要求16或17所述的方法，其中所述FET包括半導體鰭，并且所述第一柵極和所述第二柵極包括在所述鰭的側壁之上延伸的金屬高k電介質(zhì)和多晶硅柵極電極。
19.根據(jù)權利要求18所述的方法，其中所述第三柵極包括SiON電介質(zhì)并且所述多晶硅柵極電極在所述鰭的頂部表面之上延伸。
20.根據(jù)權利要求18或19所述的方法，其中所述金屬高k電介質(zhì)包括TiN或TaN金屬層以及HfO2、ZrO2或Hf/&高k電介質(zhì)層。
全文摘要
公開了一種雙電介質(zhì)三柵極場效晶體管、雙電介質(zhì)三柵極場效晶體管的制造方法以及操作雙電介質(zhì)三柵極場效晶體管的方法。在一個實施例中，雙電介質(zhì)三柵極晶體管包括襯底、襯底上的絕緣層以及至少一個半導體鰭。第一電介質(zhì)具有第一介電常數(shù)并且在該鰭的側壁之上延伸，并且金屬層在該第一電介質(zhì)之上延伸。第二電介質(zhì)具有第二介電常數(shù)并且位于該鰭的頂部表面上。柵極電極在鰭與第一和第二電介質(zhì)之上延伸。柵極電極與第一電介質(zhì)層形成具有閾值電壓Vt1的第一和第二柵極，并且柵極電極與第二電介質(zhì)層形成具有與Vt1不同的閾值電壓Vt2的第三柵極。
文檔編號H01L29/78GK102498569SQ201080041318
公開日2012年6月13日 申請日期2010年8月31日 優(yōu)先權日2009年9月17日
發(fā)明者C-H·林, J·常, J·斯萊特, L·常 申請人:國際商業(yè)機器公司