專利名稱：具有金屬柵極和高k電介質(zhì)的電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及節(jié)能電子電路。具體地，涉及具有包含高k的柵極電介質(zhì)和包含金屬
的柵極的電路結(jié)構(gòu)。本發(fā)明也涉及適于低功率操作的調(diào)整閾值電壓的方法。
背景技術(shù)：
當(dāng)今集成電路包括巨大數(shù)量的器件。更小的器件和縮小的基本規(guī)則是提高性能和 減少成本的關(guān)鍵。隨著FET(場效應(yīng)晶體管)器件的縮小，技術(shù)變得更加復(fù)雜，且需要器件 結(jié)構(gòu)的改變和新的制造方法來保持從器件的一代到下一代所期望的性能改善。微電子的支 柱材料是硅(Si)，或更寬泛地，Si基材料。尤其一種重要的微電子Si基材料是硅鍺(SiGe) 合金。本公開的實(shí)施例中的器件典型地是單晶、Si基材料器件技術(shù)領(lǐng)域的一部分。
在深亞微米代器件中保持性能改善存在巨大的困難。因此，人們對不縮小尺寸而 又改善性能的方法很有興趣。存在一種有前途的方法，其不必真正減薄柵極電介質(zhì)而達(dá)到 更高的柵極電介質(zhì)電容。這種材料的介電常數(shù)顯著大于為3. 9的Si02的介電常數(shù)，且仍具 有較低的等效氧化物厚度(equivalentoxide thickness,EOT)值。本領(lǐng)域已知的概念EOT 是指這類Si02層的厚度，其具有和所關(guān)注的絕緣體相同的每單位面積電容。在當(dāng)今state of art FET器件，目標(biāo)是使EOT在2nm以下，優(yōu)選地lnm以下。 也通過采用金屬柵極來改善器件性能。接近柵極絕緣體的多晶Si中的耗盡區(qū)域 變成在增加?xùn)艠O對溝道電容的道路上的阻礙。解決方案是使用金屬柵極。金屬柵極也確保 沿器件的寬度方向的好的導(dǎo)電性，減小柵極中可能的RC延遲的危險(xiǎn)。 低功耗小型FET器件需要準(zhǔn)確的閾值電壓控制。當(dāng)操作電壓減小至2V以下時(shí)，閾 值電壓也必須降低，且閾值變化變得更不能容忍。每種新元件，例如不同的柵極電介質(zhì)，或 不同的柵極材料，影響閾值電壓。有時(shí)這樣的影響對實(shí)現(xiàn)期望的閾值電壓值不利。任何可 以影響閾值電壓，又對器件沒有其它影響的技術(shù)是有用的。存在這樣的技術(shù)，例如通過將高 k柵極電介質(zhì)暴露于氧。 不幸的是，同時(shí)移動(dòng)PFET和NFET器件兩者的閾值，并不易達(dá)成CMOS電路可接受 的窄的閾值范圍。亟需一種類型器件的閾值可獨(dú)立調(diào)整而不改變另一種類型器件的閾值的 結(jié)構(gòu)和技術(shù)。 典型地，具有高k電介質(zhì)和金屬柵極的小型FET器件要求昂貴復(fù)雜的工藝。找到 簡化制造工藝而保持由這種改進(jìn)的結(jié)構(gòu)提供的大部分性能的方法將是有用的。同時(shí)，也期 望對于低功率操作調(diào)整閾值。至今，還不存在這樣的結(jié)構(gòu)或制造工藝。

發(fā)明內(nèi)容
考慮到討論到的困難，本發(fā)明實(shí)施例公開了一種電路結(jié)構(gòu)，其具有至少一 NFET器 件，且該NFET器件具有設(shè)置于Si基材料中的n-溝道，和交疊n_溝道的NFET柵極疊層。 NFET柵極疊層短于約60nm且包括柵極金屬的第一層。電路結(jié)構(gòu)還具有至少一 PFET器件， 且PFET器件具有設(shè)置于Si基材料中的p-溝道，和交疊p-溝道的PFET柵極疊層。PFET柵
4極疊層短于約60nm并包括柵極金屬的第二層。NFET器件還包括NFET柵極絕緣體，其包含 第一高k層。第一高k層與柵極金屬的第一層直接界面連接。PFET器件還包括PFET柵極 絕緣體，其包含第二高k層。第二高k層與柵極金屬的第二層直接界面連接。NFET和PFET 器件的飽和閾值的絕對值高于約0. 5V。 本發(fā)明實(shí)施例還公開了一種電路結(jié)構(gòu)的制造方法。該方法包括在NFET器件中， 實(shí)現(xiàn)NFET柵極疊層、NFET柵極絕緣體和n_溝道。n_溝道設(shè)置于Si基材料中且位于NFET 柵極絕緣體之下，且NFET柵極絕緣體包含第一高k層。NFET柵極疊層被選擇短于約60nm。 該方法也包括在PFET器件中，實(shí)現(xiàn)PFET柵極疊層、PFET柵極絕緣體和p_溝道。p_溝道 設(shè)置于Si基材料中且位于PFET柵極絕緣體之下，且PFET柵極絕緣體包含第二高k層的層。 PFET柵極疊層被選擇短于約60nm。以第一和第二高k層與柵極金屬層直接物理接觸的方 式，可用柵極金屬層上覆第一高k層和第二高k層。該方法也包括同時(shí)圖案化NFET和PFET 柵極疊層的柵極金屬的第一層和柵極金屬層的第二層?？捎玫谝浑娊橘|(zhì)層覆蓋NFET柵極 疊層和NFET柵極疊層的附近，且將NFET器件和PFET器件暴露于氧。氧到達(dá)第二高k層， 并引起PFET器件的閾值電壓的預(yù)定移動(dòng)，而由于第一電介質(zhì)層，防止氧到達(dá)第一高k層。


現(xiàn)僅通過示例的方式參考附圖描述本發(fā)明的實(shí)施例，其中 圖1顯示根據(jù)本發(fā)明的實(shí)施例的電路結(jié)構(gòu)的橫截面示意圖，包括兩種類型的器件 中的相同的柵極金屬和高k電介質(zhì)層，以及壓縮和拉伸的電介質(zhì)層； 圖2顯示已經(jīng)沉積了各層，包括兩種類型器件中共同的層，的處理中的一階段的 橫截面示意圖； 圖3顯示柵極疊層圖案化之后的處理中的一階段的橫截面示意圖；
圖4顯示本發(fā)明實(shí)施例的已形成柵極疊層和電極的處理狀態(tài)的橫截面示意圖。
圖5顯示本發(fā)明實(shí)施例的已移除間隙壁的處理中的隨后階段的橫截面示意圖；
圖6顯示本發(fā)明的實(shí)施例的處理中的一階段的橫截面示意圖，其中阻擋氧的受應(yīng) 力的電介質(zhì)層覆蓋NFET器件，且電路結(jié)構(gòu)被暴露于氧；以及 圖7顯示包含至少一個(gè)根據(jù)本發(fā)明的實(shí)施例的電路結(jié)構(gòu)的處理器的象征性視圖。
具體實(shí)施例方式
應(yīng)理解場效應(yīng)晶體管(FET)在電子領(lǐng)域是已知的。FET的標(biāo)準(zhǔn)部件為源極、漏極、 源極與漏極間的主體和柵極。主體通常為襯底的一部分，且其常被稱為襯底。柵極覆蓋主 體且能夠誘發(fā)源極和漏極之間的主體中的導(dǎo)電溝道。在通用術(shù)語中，溝道設(shè)置于主體中。柵 極通過柵極絕緣體與主體分開。FET器件有兩種類型空穴導(dǎo)電型，稱為PFET ;以及電子導(dǎo) 電型，稱為NFET。通常，非排它地，PFET與NFET器件被連接到CMOS電路中。CMOS電路包 含至少一 PFET和至少一 NFET器件。制造或處理時(shí)，當(dāng)PFET與NFET器件被共同制作在同 一芯片上時(shí)，涉及了 CMOS工藝及制造CMOS結(jié)構(gòu)。 在FET操作中，固有的電屬性是閾值電壓。當(dāng)源極和柵極之間的電壓超過閾值電 壓時(shí)，F(xiàn)ET能夠在源極和漏極之間承載電流。由于閾值是器件的源極和柵極之間的電壓差， 通常NFET閾值電壓是正值，而PFET閾值電壓是負(fù)值。典型地，在電子領(lǐng)域中考慮兩個(gè)閾值電壓低電壓閾值(low voltagethreshold)、以及飽禾口閾值(saturation threshold)。飽 和閾值是在源極和漏極之間施加高電壓時(shí)的閾值電壓，其低于低電壓閾值。通常，在技術(shù)微 型化的任何階段，與較少功率限制的較高性能電路的器件閾值相比，較低功率的電路內(nèi)的 器件具有較高的閾值和典型地較差的性能。 隨著FET器件縮小到更小的尺寸，設(shè)置閾值電壓的傳統(tǒng)方法，即通過調(diào)整主體和 溝道摻雜，失去了有效性。柵極材料的有效功函數(shù)，以及柵極絕緣體性質(zhì)成為決定小型FET 閾值的重要因素。這種所謂的小型FET具有典型的長度小于60nm的柵極，或柵極疊層，且 在小于約1.7V的范圍內(nèi)工作。柵極疊層或柵極長度是在器件電流流動(dòng)的方向上定義，在源
極和漏極之間。對于小型FET，技術(shù)朝著使用金屬柵極和作為柵極絕緣體的高k電介質(zhì)進(jìn)
止 少。 在具有低EOT柵極絕緣體的小型器件中，柵極的功函數(shù)可顯著影響閾值電壓。在 本領(lǐng)域的通用術(shù)語中，相對于Si帶隙表征柵極的功函數(shù)。例如，在本領(lǐng)域中，術(shù)語"能帶邊 緣功函數(shù)"是指柵極具有類似n+或p+Si的功函數(shù)的功函數(shù)。同樣地，"中間帶隙"，或"四分 之一帶隙"功函數(shù)是指柵極看上去具有大概類似本征硅，或介于本證Si和重?fù)诫sSi之間的 功函數(shù)。所有其它的都相等，只有柵極功函數(shù)改變，對于柵極功函數(shù)從能帶邊緣值到中間帶 隙值，小型器件的閾值差在約0. 3V-0. 5V的范圍內(nèi)。 柵極絕緣體也可影響器件閾值。存在于柵極絕緣體內(nèi)，或在柵極絕緣體界面上的 任何電荷，的確會(huì)改變器件閾值。小型器件的柵極絕緣體中采用的各種高k材料的確會(huì)影 響器件閾值。已知將包括高k材料的柵極電介質(zhì)暴露于氧，可導(dǎo)致器件閾值在與好像將柵 極功函數(shù)朝向P+硅功函數(shù)移動(dòng)似地相同的方向上移動(dòng)。這導(dǎo)致PFET器件閾值降低，S卩，使 其變?yōu)檩^小的負(fù)電壓，并且NFET器件閾值升高，S卩，使其變?yōu)檩^大的正電壓。從器件閾值表 現(xiàn)的方式來看，將高k材料暴露于氧導(dǎo)致高k材料與其暴露于氧之前的狀態(tài)相比更負(fù)。這 可能意味著凈負(fù)電荷實(shí)際累積，或可能已存在的正電荷減少。在兩種情況的任一中，高k材 料的凈電荷濃度，其將包含材料界面上的可能電荷，由于氧暴露而朝負(fù)方向移動(dòng)。這種因?yàn)?氧擴(kuò)散到高k柵極電介質(zhì)而產(chǎn)生的閾值移動(dòng)，在本領(lǐng)域中已被報(bào)道過，例如E Cartier在 "2005 Symposium on VLSITechnology Digest of Technical Papers，，的第230頁所述。
優(yōu)選在相對低的溫度下執(zhí)行這種氧暴露，并且也優(yōu)選在此之后不應(yīng)再有高溫工 藝。因此，這種閾值移動(dòng)操作應(yīng)發(fā)生在器件制造后期，典型地在源極和漏極已活化之后。這 種要求意味著必須在基本上已執(zhí)行大部分工藝時(shí)的制造工藝的階段，例如，柵極和柵極側(cè) 壁已全部就位，并且柵極絕緣體已掩蔽在可能的若干層各種材料下，暴露柵極電介質(zhì)中的 高k材料。但是，可能存在氧從周圍到達(dá)柵極絕緣體的路徑。此路徑穿過氧化物、二氧化 硅基的材料，或直接且橫向穿過高k材料本身。氧化物典型地為襯里材料。襯里是薄絕緣 層，其實(shí)質(zhì)上保形沉積在所有結(jié)構(gòu)上，具體地在柵極和源極/漏極區(qū)域上。在CMOS工藝中 使用襯里是標(biāo)準(zhǔn)做法。從調(diào)整器件閾值的觀點(diǎn)來看，關(guān)注的性質(zhì)是襯里可被氧穿透。確實(shí)， 如前面引用的，這種因?yàn)檠鯏U(kuò)散通過襯里而產(chǎn)生的閾值移動(dòng)，在本領(lǐng)域中是已知的。在已 制備源極和漏極之后，可將柵極絕緣體從環(huán)境隔離的附加層是所謂的偏移間隙壁(offset spacers)。如本領(lǐng)域已知的，偏移間隙壁通常在柵極側(cè)邊上，對于源極/漏極擴(kuò)展和暈注 入，履行與常規(guī)的間隙壁相對于源極/漏極結(jié)的較深部分相同的角色。偏移間隙壁典型地 也可由氧化物制成。結(jié)果，若FET暴露于氧，當(dāng)襯里和偏移間隙壁覆蓋柵極時(shí)，氧可在短時(shí)
6間內(nèi)到達(dá)柵極絕緣體，以分鐘或小時(shí)計(jì)。然而，在FET制造的任何給定特定實(shí)施例中，有在 制造源極/漏極后覆蓋柵極的更多或更少的層，但只要這些層不阻擋氧，它們就不會(huì)形成 通過氧暴露來調(diào)整閾值的阻礙。 優(yōu)選的是可獨(dú)立調(diào)整不同類型器件的閾值，意味著，會(huì)期望使用閾值調(diào)整技術(shù)，例 如氧暴露，其方式為一種類型的器件的閾值被移動(dòng)而不影響另一種類型的器件的閾值。本 發(fā)明實(shí)施例教導(dǎo)這樣一種器件閾值的選擇性調(diào)整，通過使氧擴(kuò)散到一種類型的FET的柵極 電介質(zhì)層，而另一種類型的FET不受影響。不受氧暴露影響的器件被不容許氧穿透的電介 質(zhì)層覆蓋。這種阻擋氧的電介質(zhì)層可為氮化物(SiN)。在本發(fā)明實(shí)施例中，該氮化物層不僅 用來阻擋氧，而且其在這樣的條件下沉積而處于受應(yīng)力的狀態(tài)，并且將此受應(yīng)力的狀態(tài)施 加到FET溝道上。溝道中的此應(yīng)力導(dǎo)致較高的器件性能。在氧暴露之后，具有改變的閾值 的器件也得到適當(dāng)受應(yīng)力的電介質(zhì)層，主要為改善其性能。 雖然如本領(lǐng)域中所實(shí)踐的，涉及金屬柵極和高k電介質(zhì)的器件制造是極其復(fù)雜 的，但金屬功函數(shù)的行為，以及高k材料的行為容許以簡易工藝制造包含NFET和PFET器件 兩者的電路結(jié)構(gòu)，該工藝可產(chǎn)出低功率、但高密度、且相對高性能的電路。工藝的簡化意味 著節(jié)省成本，因?yàn)檩^不冗繁的工藝和預(yù)期上較高的成品率兩者。因?yàn)楸绢I(lǐng)域因電路功耗已
趨近系統(tǒng)冷卻能力的極限，所以低功率是一項(xiàng)重要的特性。 本發(fā)明實(shí)施例通過由均勻沉積的共同層制造兩種類型的器件的柵極金屬層來實(shí) 現(xiàn)簡化。與兩種類型器件的制造不相容，且在處理一種器件類型時(shí)另一種類型必須被掩蔽 的本領(lǐng)域的通常程序相比，此方式可節(jié)省大量掩模及工藝步驟。此外，在本發(fā)明的代表實(shí)施 例中，利用柵極電介質(zhì)層的毯式(blanket)層，也共同處理兩種類型的器件的包含高k材料 的柵極絕緣體，并省略工藝中的許多進(jìn)一步步驟。 圖1顯示根據(jù)本發(fā)明的實(shí)施例的電路結(jié)構(gòu)100的橫截面示意圖，包括兩種類型的 器件中的相同的柵極金屬層，以及壓縮的和拉伸的電介質(zhì)層。該圖描述構(gòu)成電路結(jié)構(gòu)，典型 地CMOS結(jié)構(gòu)，的至少一個(gè)NFET和PFET器件的兩個(gè)器件，NFET和PFET。
應(yīng)理解除了本發(fā)明實(shí)施例的元件，該圖示出若干其他元件，因?yàn)樗麄兪荈ET器件 的標(biāo)準(zhǔn)部件。器件主體50為硅基材料，典型地為單晶。在本發(fā)明的代表實(shí)施例中，硅基材料 主體50實(shí)質(zhì)上為硅。在本發(fā)明的示范實(shí)施例中，器件主體50是襯底的一部分。襯底可為 電子領(lǐng)域中已知的任何類型，例如體(bulk)、或絕緣層上半導(dǎo)體(SOI)、完全耗盡、或部分 耗盡、FIN型、或任何其他類型。主體50分別設(shè)置有兩種類型的器件的n-溝道44和p-溝 道46。襯底或主體50，可具有各種導(dǎo)電類型的各種阱，以包封器件主體的不同的嵌套設(shè)置。 未示出或進(jìn)一步討論這些和許多其他細(xì)節(jié)，因?yàn)閷Ρ竟_的實(shí)施例并沒有特別的重要性。 圖顯示的典型地可能僅是電子芯片的一小部分，例如處理器，如由波浪虛線邊界所示。典型 地，器件在柵極疊層55、56頂部具有硅化物42。如本領(lǐng)域技術(shù)人員所知，這些元件都有其個(gè) 別特性。因此，當(dāng)本公開的圖中采用共同的指示標(biāo)號時(shí)，這是因?yàn)榫捅景l(fā)明實(shí)施例而言，這 些構(gòu)件的個(gè)別特性沒有特別的重要性。 器件具有標(biāo)準(zhǔn)的側(cè)壁偏移間隙壁30 、 31 。對于本發(fā)明實(shí)施例，偏移間隙壁材料僅就 附屬于PFET器件的偏移間隙壁31來說是重要的，該偏移間隙壁材料利用氧暴露來調(diào)整其 閾值，優(yōu)選地可被氧穿透。本領(lǐng)域采用的這種間隙壁的典型材料是氧化物，滿足氧的可穿透 性要求。通常NFET器件的間隙壁30和PFET器件的間隙壁31在相同工藝步驟中被制造，且為相同材料。然而，對于本發(fā)明的代表實(shí)施例，偏移間隙壁30、31并不是必須的，且完全 可不使用，或可在完成結(jié)構(gòu)之前被去除。 器件也顯示如本領(lǐng)域已知的襯里21、22。這種襯里規(guī)則地用于標(biāo)準(zhǔn)CMOS工藝中。 這種襯里的材料是氧化物，典型地二氧化硅(Si02)。襯里的傳統(tǒng)角色是在各種工藝步驟期 間，特別是在蝕刻步驟期間，保護(hù)柵極疊層55、56和源極/漏極結(jié)構(gòu)區(qū)域。這種襯里典型地 具有相對于氮化物層和硅的選擇性蝕刻性質(zhì)。PFET襯里21的材料，典型地Si(^，容許氧擴(kuò) 散，提供氧到達(dá)柵極電介質(zhì)11。當(dāng)氧到達(dá)柵極絕緣體11時(shí)，其可將PFET的閾值電壓偏移了 期望的預(yù)定量。 NFET柵極疊層和PFET柵極疊層兩者都具有柵極金屬層。NFET器件具有該柵極金 屬的第一層70，而PFET器件具有相同的柵極金屬的第二層71 。在兩種類型的器件中，金屬 層與高k電介質(zhì)柵極絕緣體直接界面連接。柵極金屬的第一層70與NFET柵極絕緣體的第 一高k層10直接接觸，而柵極金屬的第二層71與PFET柵極絕緣體的第二高k層11直接 接觸。 在本發(fā)明實(shí)施例中，柵極金屬層的材料可選自由W、 Mo、 Mn、 Ta、 TaN、 TiN、 WN、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re及其混合物所組成的組。 在本發(fā)明實(shí)施例中，NFET器件的閾值可通過柵極金屬材料和沉積柵極金屬的方法 來設(shè)定。考慮氧暴露以將PFET器件閾值移動(dòng)約0. 5V，接近硅帶隙值的一半，可使用功函數(shù) 離開n+值約四分之一個(gè)帶隙的范圍內(nèi)的柵極金屬材料。由于TiN可具有期望的大約四分 之一帶隙的功函數(shù)值，因此TiN層可用作這樣的目的。使用這種柵極金屬連同諸如肚02的 適當(dāng)?shù)牡虴OT柵極絕緣體，可產(chǎn)生高于約0. 5V的NFET器件飽和閾值，通常在約0. 55V到約 0. 75V之間的范圍內(nèi)。也可考慮其他柵極材料，但通常在本發(fā)明的實(shí)施例中，第一和第二層 70、71的柵極金屬材料實(shí)質(zhì)上由氮化鈦構(gòu)成。 NFET器件還具有NFET柵極絕緣體。NFET柵極絕緣體包括第一高k材料層10。此 第一高k材料層10與NFET器件的第一層70直接界面連接。PFET器件還具有PFET柵極絕 緣體。PFET柵極絕緣體包括第二高k材料層11。此第二高k材料層11與PFET器件的第 二層71直接界面連接。 如本領(lǐng)域已知的，高k柵極電介質(zhì)的共同性質(zhì)是具有大于標(biāo)準(zhǔn)的氧化物(Si02)柵 極絕緣體材料的介電常數(shù)的介電常數(shù)，標(biāo)準(zhǔn)的氧化物(Si02)柵極絕緣體材料的介電常數(shù)具 有約為3.9的值。圖l描述了第一和第二高k材料層10、ll為相同材料時(shí)的實(shí)施例。在本 發(fā)明實(shí)施例中，第一和第二高k材料層10、 11可以是Zr02、 Hf02、 A1203、 HfSiO、 HfSiON和/ 或其混合物。在本發(fā)明的典型實(shí)施例中，可存在于柵極絕緣體10、ll兩者中的相同高k材 料實(shí)質(zhì)上是肚02。在兩種類型的器件的柵極絕緣體中具有相同的高k材料是簡化工藝的因 素，但并非對于本發(fā)明的所有實(shí)施例都是必須的。NFET柵極絕緣體的第一高k層IO可由與 PFET柵極絕緣體的第二高k層11不同的高k材料構(gòu)成。 除了高k電介質(zhì)層10 、 11之外，各個(gè)柵極絕緣體也可具有其他部件。通常在本發(fā)明 實(shí)施例中，各電介質(zhì)層10、11和器件主體50之間可存在非常薄的，約lnm或更薄的化學(xué)形 成的氧化層12。但是，對于NFET或PFET柵極絕緣體，任何及所有的內(nèi)部結(jié)構(gòu)，或僅包含高 k電介質(zhì)之外任何結(jié)構(gòu)的缺乏，均在本發(fā)明實(shí)施例范圍內(nèi)。在本發(fā)明的示范實(shí)施例中，Hf02 將用于第一和第二高k電介質(zhì)層10、 11兩者，并Hf02將覆蓋薄的化學(xué)Si02層12。這種柵
8極絕緣體的EOT可介于約0. 4nm至1. 2nm之間。 在本發(fā)明的典型實(shí)施例中，NFET柵極疊層55和PFET柵極疊層56是多層結(jié)構(gòu)。除 了所討論的共同材料金屬層70、71之外，其通常還包括多晶并且也可能是非晶形態(tài)的硅部 分58、59。柵極疊層的頂部通常由硅化物層42組成。補(bǔ)充共同材料金屬層70、71的任何及 所有這種多層結(jié)構(gòu)都包括在本發(fā)明范圍內(nèi)。 作為兩種類型的器件具有共同的柵極金屬材料并且由共同的單層圖案化的結(jié)果， 電路結(jié)構(gòu)IOO可利用鄰接電極或結(jié)來實(shí)現(xiàn)。術(shù)語"鄰接結(jié)(buttedj皿ction)"在電子領(lǐng)域 中是熟知的，其是指兩個(gè)電極，諸如來自相鄰的PFET和NFET器件的源極/漏極結(jié)，以直接 物理接觸的方式并列設(shè)置，而其間沒有隔離區(qū)域。沒有隔離區(qū)域，電路密度可比具有隔離區(qū) 域高，因?yàn)檩^少芯片區(qū)域被隔離結(jié)構(gòu)占用。 源極和漏極結(jié)的替換術(shù)語是源極和漏極電極，表示溝道及源極和漏極之間的電連 接。而且，在深次微米代的FET中，傳統(tǒng)的FET的源極/漏極結(jié)和主體，即對于NFET與p型 器件主體形成結(jié)的n+區(qū)域，以及與n型器件主體形成結(jié)的p+區(qū)域，經(jīng)歷種種變化且可不類 似教科書案例。本發(fā)明的實(shí)施例不受限制于NFET和PFET電極的任何特定實(shí)現(xiàn)。任何及所 有變更，從完全金屬肖特基勢壘電極，到上面示范的傳統(tǒng)結(jié)，到往下穿透至埋入絕緣層的電 極，以及屬于各種FIN器件主體的奇特形狀結(jié)構(gòu)，均在本發(fā)明實(shí)施例的范圍內(nèi)。電極的形狀 和實(shí)際實(shí)現(xiàn)并不重要。 在不限制總體范圍的情況下，圖1顯示常用于FET器件的電極配置。在圖中，以暗 色表示的硅化物區(qū)域，比摻雜區(qū)域穿透得更深，重申這是FET的典型配置，并且所示并無限 制意圖。對于所有電極，對于源極和漏極兩者，并且對于NFET和PFET器件兩者，若給電極的 摻雜部分以某種指示標(biāo)號，則給相同電極的硅化物部分以具有撇號的相同指示標(biāo)號，例如， 83和83'，對于PFET電極中的一個(gè)。 包括第一電極80、80'的NFET電極80和80'及81和81'，鄰接n-溝道44，并能 夠與該n-溝道44電連通。包括第二電極82、82'的PFET電極82和82'及83和83'，鄰接 p-溝道46，并能夠與p-溝道46電連通。當(dāng)源極對柵極電壓超過閾值電壓值時(shí)，電流可在 任一器件的電極間通過各自溝道流動(dòng)。如圖所示，背對溝道的電極側(cè)是鄰接的。該第一電 極80、81'和該第二電極82、82'以直接物理接觸的方式彼此相對鄰接。如果希望的話，當(dāng) 然可在器件之間引入隔離結(jié)構(gòu)。所提出的制造方法容許電極鄰接，但并非必要這樣。如所 示，例如NFET結(jié)81、81'并不與另一個(gè)結(jié)鄰接，而是受到隔離結(jié)構(gòu)99的限制，其顯示為在本 領(lǐng)域中已知的氧化物淺溝槽方案。對具有高k電介質(zhì)和金屬柵極的短FET器件的鄰接結(jié)的 更詳細(xì)描述在2007年5月8日提交的標(biāo)題為"具有金屬柵極、高k電介質(zhì)、以及鄰接電極的 器件(Deviceswith Metal Gate，High-k Dielectric,and Butted Electrodes)，，的美國專 利申請案第11/745， 994號中提出，其在此通過引用的方式并入本文中。
圖1進(jìn)一步顯示覆蓋NFET柵極疊層55和NFET柵極疊層的附近的第一電介質(zhì)層 60的存在。第一電介質(zhì)層60和該n-溝道44處于拉伸應(yīng)力狀態(tài)，而拉伸應(yīng)力通過第一電介 質(zhì)層60施加到n-溝道44上。相似地，第二電介質(zhì)層61覆蓋PFET柵極疊層56和PFET柵 極疊層的附近。第二電介質(zhì)層61和p-溝道46處于壓縮應(yīng)力狀態(tài)，而壓縮應(yīng)力通過第二電 介質(zhì)層61施加到p-溝道46上。術(shù)語附近表示柵極疊層55、56完全或部分地被受應(yīng)力的 電介質(zhì)層包圍。疊層55、56的附近可包括源極/漏極區(qū)域8Q、80' 、81、81' 、82、82' 、83、83'，
9并且可能包括隔離結(jié)構(gòu)99，以及硅主體材料50。 通過使用受應(yīng)力的電介質(zhì)層在FET器件的溝道中誘導(dǎo)期望種類的應(yīng)力在本領(lǐng)域 是已知的。硅基材料中的電荷輸運(yùn)的性質(zhì)是這樣，在n_溝道處于拉伸應(yīng)力下，且P-溝道處 于壓縮應(yīng)力下，F(xiàn)ET性能獲得改善。如上所述，在本發(fā)明的典型實(shí)施例中，遵循此性能改善 模式。 在本發(fā)明的示范實(shí)施例中，該第一電介質(zhì)層60和第二電介質(zhì)層61兩者實(shí)質(zhì)上是 氮化物(SiN)層，其可被沉積為處于壓縮或拉伸應(yīng)力狀態(tài)下。應(yīng)力氮化物層的厚度通常在 約20nm至150nm之間。 NFET和PFET器件的飽和閾值的絕對值高于約0. 5V，該值確保低功耗。期望的，且 大致對稱的閾值_意味著絕對大小大約相等_在有目的的處理之后達(dá)到。
遵循慣用術(shù)語，有時(shí)PFET閾值的討論被提及而未用術(shù)語"絕對值"，或以明確的負(fù) 號表示。然而，應(yīng)理解，PFET閾值具有負(fù)的電壓值。在形成并且圖案化柵極疊層之后，NFET 器件飽和閾值被設(shè)置到預(yù)定值，在約O. 5V以上的范圍內(nèi)，且對應(yīng)地PFET器件閾值可在約 1. OV以上的范圍內(nèi)。但是，這樣的PFET器件閾值可能太高，此外其并不與NFET器件閾值 對稱，而該對稱通常會(huì)是有利特征。僅將PFET柵極疊層的第二高k電介質(zhì)11暴露于氧，將 PFET器件閾值朝p型硅帶隙值移動(dòng)約0. 5V，也就是降低PFET器件閾值，而不改變NFET器 件閾值。通過正確調(diào)整工藝，對于兩種類型的器件可大致達(dá)到約四分之一帶隙的閾值，在 約0.5V以上。參見，例如，E Cartier在"2005Symposium on VLSI Technology Digest of Technical P即ers"的第230頁所述。在本發(fā)明的典型實(shí)施例中，NFET和PFET器件的飽和 閾值的絕對值在約0. 50V至約0. 75V之間。 第一高k材料層10具有第一 電荷濃度，而第二高k材料層11具有第二電荷濃度， 其濃度包括高k材料界面上的可能電荷。降低PFET器件的閾值，第二濃度就更負(fù)，也就是 說與第一濃度相比，其往負(fù)方向移動(dòng)。此移動(dòng)表示第二高k材料層11的暴露于氧的歷史。
應(yīng)了解如所有圖一樣，圖1僅是示意性的表示。如本領(lǐng)域中已知的，結(jié)構(gòu)中可能有 比圖中所示更多或更少的元件，但這些并不會(huì)影響本發(fā)明實(shí)施例的范圍。
進(jìn)一步的討論和圖可能僅給出與產(chǎn)生圖1的結(jié)構(gòu)相關(guān)的工藝步驟。NFET、PFET、和 CMOS的制造在本領(lǐng)域中已被良好地建立。應(yīng)理解在這種工藝中涉及大量步驟，且每一個(gè)步 驟可能實(shí)際上有本領(lǐng)域藝術(shù)人員已知的無盡的變體。更應(yīng)了解已知工藝技術(shù)的整個(gè)范圍對 制造本公開的器件結(jié)構(gòu)是可用的，因此僅詳細(xì)描述與本發(fā)明實(shí)施例相關(guān)的那些工藝步驟。
圖2顯示工藝中已沉積多個(gè)層(包括共同層)的階段的橫截面示意圖。此圖顯示 圖l所示實(shí)施例的變體。取代鄰接結(jié)，其顯示當(dāng)隔離結(jié)構(gòu)99位于第一電極80、80'和第二電 極82、82'的未來位置之間時(shí)的已討論過的實(shí)施例。也如在先前的代表實(shí)施例中所示，在此 圖中，第一高k材料10和第二高k材料11從共同沉積的相同高k材料層15圖案化。薄的 化學(xué)氧化層12界面連接在主體50和相同材料層15之間。圖2也顯示高k材料層15被共 同的柵極金屬層75覆蓋，其方式為相同的高k材料層15與柵極金屬層75直接物理接觸。 若在替換的實(shí)施例中，對于兩種類型器件，高k材料不相同，柵極金屬層75會(huì)覆蓋不同的第 一和第二高k材料層。 在本發(fā)明的代表實(shí)施例中的共同的柵極金屬層75是TiN，其可對于NFET器件產(chǎn)生 期望的閾值。
1015和金屬層75典型地，但不必須可被其他材料層覆蓋，其他材料層典型 但不必須為多晶和/或非晶Si，在圖案化之后其會(huì)是柵極疊層55、56的一部分。這些層的 細(xì)節(jié)對于本發(fā)明實(shí)施例并不重要，因此其被集中在一起表示為57。 在形成所有這些層，薄氧化層12、高k電介質(zhì)層15、柵極金屬75、以及附加層57期 間，不必使用即使一個(gè)掩模。所有這些層都是毯式形成(blanketformed)，或設(shè)置在PFET器 件和NFET器件兩者的區(qū)域上。最后，圖2顯示在準(zhǔn)備圖案化柵極疊層時(shí)，如本領(lǐng)域已知的 掩模層125也已形成。 圖3表示柵極圖案化之后的工藝中的階段的橫截面示意圖。柵極疊層55、56已通 過本領(lǐng)域已知的蝕刻方法創(chuàng)建。如所示，高k電介質(zhì)層和薄的氧化層12仍就位。圖3表示 圖案化柵極金屬層75的結(jié)果。如本領(lǐng)域技術(shù)人員所知，處理這些層有許多可能性。其可與 柵極疊層一起被蝕刻，或之后蝕刻，或可能保留就位。所有這些可能性都包含在本發(fā)明范圍 內(nèi)。 圖4表示已形成柵極疊層和電極的本發(fā)明實(shí)施例的工藝狀態(tài)的橫截面示意圖。在 圖案化柵極疊層55、56之后，利用本領(lǐng)域已知的工藝步驟，NFET和PFET器件達(dá)到所描繪的 制造階段。示出間隙壁65、66，因?yàn)槠錇樯婕霸礃O/漏極制造以及電極80' 、81' 、82' 、83'和 柵極42的硅化的元件，如本領(lǐng)域已知的。間隙壁65、66典型地由氮化物制成。
器件的電極已經(jīng)過高熱預(yù)算工藝。在FET工藝中，典型地在源極/漏極電極制造 期間達(dá)到最大的溫度預(yù)算，其是指暴露溫度和時(shí)間的組合。因?yàn)橐阎苽湓礃O和漏極，圖4的 結(jié)構(gòu)已經(jīng)受過這種高溫制造步驟，因此該結(jié)構(gòu)不必暴露于進(jìn)一步的高溫度預(yù)算處理。從本 發(fā)明實(shí)施例的觀點(diǎn)來看，暴露于高溫度預(yù)算意味著與源極/漏極制造中使用的可比較的熱 處理。 圖5顯示本發(fā)明實(shí)施例的工藝中已移除間隙壁的后續(xù)階段的橫截面示意圖。在標(biāo) 準(zhǔn)FET制造中，間隙壁65、66將經(jīng)過許多后續(xù)工藝步驟而保留就位。然而，在本發(fā)明實(shí)施例 中，仍未完成通過將PFET器件暴露于氧的最終閾值調(diào)整。PFET器件的由氮化物制成的間 隙壁66，將阻擋氧穿透到柵極電介質(zhì)層11的高k材料。因此，PFET器件的間隙壁必須被移 除。NFET器件的間隙壁65可保留就位，作為防止氧穿透的阻擋。 然而，在本發(fā)明的代表實(shí)施例中，也移除NFET器件間隙壁65，以被優(yōu)選在合適的 應(yīng)力下的電介質(zhì)層取代。在本發(fā)明的代表實(shí)施例中，保護(hù)NFET器件的高k電介質(zhì)層和為 較高性能提供應(yīng)力的雙重角色合并為一個(gè)。因此，通常，但非必要地，兩個(gè)間隙壁65、66都 被移除。移除通過本領(lǐng)域已知方式蝕刻來完成。例如，比例為5 : 1 : 1.6的甘油酸酯化 (glycerated)稀釋的氫氟酸相對于硅、氧化物、和金屬選擇性蝕刻氮化物，在氮化物被蝕刻 時(shí)，該材料可暴露在晶片表面上。 圖6顯示本發(fā)明實(shí)施例的工藝中的阻擋氧的受應(yīng)力的電介質(zhì)層60覆蓋NFET器 件，且電路結(jié)構(gòu)暴露于氧101的階段的橫截面示意圖。在施加適當(dāng)?shù)淖钃跹谀Ｖ螅绫绢I(lǐng) 域已知的，NFET器件被覆蓋第一柵極疊層55和NFET柵極疊層的附近的第一電介質(zhì)層60覆 蓋。第一電介質(zhì)層60和n-溝道44處于拉伸應(yīng)力狀態(tài)，該拉伸應(yīng)力由第一電介質(zhì)層60施加 到n-溝道44上。而且，這樣選擇第一電介質(zhì)層60以作為防御氧穿透的阻擋物。在本發(fā)明 的典型實(shí)施例中，第一電介質(zhì)層60是氮化物(SiN)層。圖6也表示暴露于氧101的步驟。 此暴露可利用爐或快速熱退火在約20(TC至35(TC的低溫下發(fā)生。暴露于氧101的持續(xù)時(shí)
11間可大幅改變，從約2分鐘至約150分鐘。因?yàn)樵诒┞镀陂g，氧被第一電介質(zhì)層60阻擋而 不能穿透到NFET器件的第一高k材料層10，但氧能夠穿透到PFET器件的第二高k材料層 11。在圖6所示實(shí)施例中，第一和第二高k材料層10、11為相同材料，典型地Hf02。 PFET器 件的閾值移動(dòng)量取決于氧暴露參數(shù)，主要取決于該程序的溫度及持續(xù)時(shí)間。在本發(fā)明的示 范實(shí)施例中，如此選擇閾值移動(dòng)的大小使得最終的PFET器件閾值也對應(yīng)于大約四分之一 帶隙值功函數(shù)柵極。在本發(fā)明的代表實(shí)施例中，NFET和PFET器件的飽和閾值的絕對值在 約0. 50V和約0. 75V之間。 在氧暴露步驟后，PFET器件以處于壓縮應(yīng)力狀態(tài)下的第二電介質(zhì)層61覆蓋，壓 縮應(yīng)力被施加到p-溝道46。此第二電介質(zhì)層61可以以保形或非保形的方式放置。在本 發(fā)明的示范實(shí)施例中，第二電介質(zhì)層61是氮化物(SiN)層。受應(yīng)力的電介質(zhì)層及其通過 SiN的實(shí)現(xiàn)在2007年3月6日提出申請的標(biāo)題為"Enhanced Transistor Performance by Non-Conformal Stressed Layers"的美國專利申請案第11/682， 554號中被更詳細(xì)討論，在 此通過引用的方式并入。第二電介質(zhì)層61就位的情況下，即得到參考圖l顯示和討論的結(jié) 構(gòu)。 電路結(jié)構(gòu)及其布線可利用本領(lǐng)域技術(shù)人員已知的標(biāo)準(zhǔn)步驟來完成。
圖7顯示含有至少一個(gè)根據(jù)本發(fā)明實(shí)施例的CM0S電路的處理器的象征性視圖。這 樣一個(gè)處理器900具有至少一個(gè)芯片901，其包含至少一個(gè)電路結(jié)構(gòu)100，具有至少一 NFET 和一PFET，其柵極長度在約60nm以下，并具有高k柵極電介質(zhì)和包括與高k電介質(zhì)界面連 接的共同柵極金屬的柵極疊層。FET的飽和閾值對于低功耗被最優(yōu)化，其絕對值在約0. 5V 以上。處理器900可以是能夠從本發(fā)明實(shí)施例受益的任何處理器，其在低功率下產(chǎn)生高性 能。以所公開的結(jié)構(gòu)的實(shí)施例制造的處理器的代表性實(shí)施例為數(shù)字處理器，典型地常見于 計(jì)算機(jī)的中央處理器聯(lián)合裝置(complex)中；數(shù)字/模擬的混合處理器，典型的常見于通訊 設(shè)備中；及其它。 在前面的說明中，已參考具體實(shí)施例描述本發(fā)明。然而，本領(lǐng)域普通技術(shù)人員應(yīng)理 解可在不偏離如所附權(quán)利要求闡明的本發(fā)明范圍下做出各種修改和改變。因此，說明書和 附圖被認(rèn)為是說明性的而非限制性的，且所有這些修改旨在被包括在本發(fā)明范圍內(nèi)。
上面已關(guān)于具體實(shí)施例描述益處、其他優(yōu)點(diǎn)、及問題的解決方案。然而，這些益處、 優(yōu)點(diǎn)、及問題的解決方案，以及可產(chǎn)生任何益處、優(yōu)點(diǎn)、或解決方案或使其變得更顯著的任 何要素不被解釋為任何或所有權(quán)利要求的關(guān)鍵的、必需的、或本質(zhì)的特征，或要素。
根據(jù)上述教導(dǎo)，許多本發(fā)明的修改和變體是可能的，且對本領(lǐng)域技術(shù)人員是明顯 的。本發(fā)明的范圍由所附的權(quán)利要求所界定。
權(quán)利要求
一種電路結(jié)構(gòu)，包括至少一NFET器件，該NFET器件包括設(shè)置在硅基材料中的n-溝道和與該n溝道交疊的NFET柵極疊層，其中該NFET柵極疊層短于約60nm，并包括柵極金屬的第一層；至少一PFET器件，該P(yáng)FET器件包括設(shè)置在該硅基材料中的p-溝道和與該p-溝道交疊的PFET柵極疊層，其中該P(yáng)FET柵極疊層短于約60nm，并包括該柵極金屬的第二層；其中該NFET器件還包括NFET柵極絕緣體，其中該NFET柵極絕緣體包括第一高k層，其中該第一高k層與該第一層直接界面連接；其中該P(yáng)FET器件還包括PFET柵極絕緣體，其中該P(yáng)FET柵極絕緣體包括第二高k層，其中該第二高k層與該第二層直接界面連接；以及其中該NFET和該P(yáng)FET器件的飽和閾值的絕對值高于約0.5V。
2. 如權(quán)利要求l所述的電路結(jié)構(gòu)，還包括第一 電介質(zhì)層，覆蓋該NFET柵極疊層和該NFET柵極疊層的附近，其中該第一 電介質(zhì)層 和該n-溝道處于拉伸應(yīng)力狀態(tài)，其中該拉伸應(yīng)力由該第一電介質(zhì)層施加到該n-溝道上；以 及第二電介質(zhì)層，覆蓋該P(yáng)FET柵極疊層和該P(yáng)FET柵極疊層的附近，其中該第二電介質(zhì)層 和該P(yáng)-溝道處于壓縮應(yīng)力狀態(tài)，其中該壓縮應(yīng)力由該第二電介質(zhì)層施加到該P(yáng)-溝道上。
3. 如權(quán)利要求2所述的電路結(jié)構(gòu)，其中該第一電介質(zhì)層和該第二電介質(zhì)層實(shí)質(zhì)上都由 氮化硅構(gòu)成。
4. 如權(quán)利要求1所述的電路結(jié)構(gòu)，其中該柵極金屬選自由W、Mo、Mn、Ta、TaN、TiN、WN、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re及其混合物組成的組。
5. 如權(quán)利要求4所述的電路結(jié)構(gòu)，其中該柵極金屬實(shí)質(zhì)上由TiN構(gòu)成。
6. 如權(quán)利要求l所述的電路結(jié)構(gòu)，其中該第一高k層具有第一電荷濃度，且該第二高 k層具有第二電荷濃度，其中該第二濃度比該第一濃度更負(fù)，由此表示該第二高k層暴露于 氧的歷史。
7. 如權(quán)利要求6所述的電路結(jié)構(gòu)，其中該第一高k層和第二高k層實(shí)質(zhì)上為Hf02。
8. 如權(quán)利要求1所述的電路結(jié)構(gòu)，其中該NFET和該P(yáng)FET器件的該飽和閾值的絕對值 在約O. 55V至約0. 75V之間。
9. 如權(quán)利要求1所述的電路結(jié)構(gòu)，其中該NFET器件還包括包含第一電極的NFET電極， 其中該NFET電極鄰接該n-溝道并且能夠與該n_溝道電連通，且其中該P(yáng)FET器件還包括 包含第二電極的PFET電極，其中該P(yáng)FET電極鄰接該p-溝道并且能夠與該p-溝道電連通， 且其中該第一電極和該第二電極以直接物理接觸的方式彼此鄰接。
10. 如權(quán)利要求1所述的電路結(jié)構(gòu)，其中該電路結(jié)構(gòu)的特征在于為CMOS結(jié)構(gòu)。
11. 一種電路結(jié)構(gòu)的處理方法，包括在NFET器件中，實(shí)現(xiàn)NFET柵極疊層、NFET柵極絕緣體、以及n-溝道，其中該n-溝道設(shè) 置在硅基材料中并位于該NFET柵極絕緣體下面，其中該NFET柵極絕緣體包括第一高k層， 其中該NFET柵極疊層短于約60nm ;在PFET器件中，實(shí)現(xiàn)PFET柵極疊層、PFET柵極絕緣體、以及p-溝道，其中該p-溝道 設(shè)置在該硅基材料中并位于該P(yáng)FET柵極絕緣體下面，其中該P(yáng)FET柵極絕緣體包括第二高 k層的層，其中該P(yáng)FET柵極疊層短于約60nm ;用柵極金屬層覆蓋該第一高k層和該第二高k層，其中該第一和第二高k層與該柵極金屬層直接物理接觸；同時(shí)圖案化該NFET和PFET柵極疊層的該柵極金屬的第一層和該柵極金屬的第二層；用第一電介質(zhì)層覆蓋該NFET柵極疊層和該NFET柵極疊層的附近；以及將該NFET器件和該P(yáng)FET器件暴露于氧，其中氧到達(dá)該第二高k層，并引起該P(yáng)FET器件的閾值電壓的預(yù)定移動(dòng)，而由于該第一電介質(zhì)層，防止氧到達(dá)該第一高k層。
12. 如權(quán)利要求11所述的方法，還包括用第二電介質(zhì)層覆蓋該P(yáng)FET柵極疊層和該P(yáng)FET柵極疊層的附近，并選擇處于壓縮應(yīng) 力狀態(tài)的該第二電介質(zhì)層，其中該第二電介質(zhì)層將該壓縮應(yīng)力施加到該P(yáng)-溝道上。
13. 如權(quán)利要求12所述的方法，還包括選擇處于拉伸應(yīng)力狀態(tài)的該第一電介質(zhì)層，其中該第一電介質(zhì)層將該拉伸應(yīng)力施加到 該n-溝道上。
14. 如權(quán)利要求13所述的方法，其中該第一電介質(zhì)層和該第二電介質(zhì)層實(shí)質(zhì)上都選擇SiN。
15. 如權(quán)利要求ll所述的方法，其中該第一高k層和第二高k層為相同材料，且該方法 還包括從該相同材料層圖案化該第一高k層和該第二高k層。
16. 如權(quán)利要求15所述的方法，其中該相同材料被選擇為Hf02。
17. 如權(quán)利要求11所述的方法，其中該柵極金屬選自由W、Mo、Mn、Ta、TaN、TiN、WN、Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re及其混合物組成的組。
18. 如權(quán)利要求17所述的方法，其中該柵極金屬實(shí)質(zhì)上被選擇為TiN。
19. 如權(quán)利要求11所述的方法，其中該方法還包括實(shí)現(xiàn)包括第一電極的NFET電極，其 中該NFET電極鄰接該n-溝道并且能夠與該n-溝道電連通，以及實(shí)現(xiàn)包括第二電極的PFET 電極，其中該P(yáng)FET電極鄰接該p-溝道并且能夠與該p-溝道電連通，并且以直接物理接觸 的方式鄰接該第一電極和該第二電極。
20. 如權(quán)利要求11所述的方法，其中該電路結(jié)構(gòu)被選擇為CMOS結(jié)構(gòu)。
全文摘要
公開了具有PFET和NFET器件的場效晶體管(FET)器件結(jié)構(gòu)，該P(yáng)FET及NFET器件具有高k電介質(zhì)柵極絕緣體(10、11)和包含金屬的柵極。該NFET和PFET器件兩者中的柵極金屬層(70、71)由單一的共同金屬層制成。由于該單一共同金屬，簡化了器件制造，僅要求減小數(shù)量的掩模。而且，兩種類型器件的柵極采用單金屬層的另一后果是NFET和PFET的端電極可以以直接物理接觸的方式彼此鄰接。器件閾值通過共同金屬材料的選擇和將高k電介質(zhì)暴露于氧來調(diào)整。閾值的目的在于低功耗的器件操作。
文檔編號H01L27/092GK101772839SQ200880101813
公開日2010年7月7日 申請日期2008年7月30日 優(yōu)先權(quán)日2007年8月7日
發(fā)明者巴里·P·林德, 布魯斯·多麗絲, 愛德華·A·卡迪爾, 瓦姆?！づ留攺乩? 維賈·納拉亞南 申請人:國際商業(yè)機(jī)器公司