專利名稱：一種倒裝芯片的封裝方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及ー種形成半導(dǎo)體器件封裝體的制備方法，更確切的說，本發(fā)明涉及一種功率器件的倒裝芯片的封裝方法。
背景技術(shù)：
在先進(jìn)芯片封裝方式中，晶圓級(jí)封裝WLCSP(Wafer Level Chip Scale Packaging) 是先行在整片晶圓上進(jìn)行封裝和測(cè)試，并利用聚酰亞胺材料覆蓋晶圓的一面，然后才將其切割成一個(gè)個(gè)的IC封裝體顆粒，因此封裝體的體積即幾乎等同于裸芯片的原尺寸，該封裝體具備良好的散熱及電氣參數(shù)性能。通常，在晶圓級(jí)封裝的復(fù)雜エ藝流程中，極其重要的步驟之一就是減薄芯片至ー 定的厚度。而芯片愈薄愈容易碎裂，這就要求在任何エ藝步驟中要極カ避免對(duì)芯片造成任何形態(tài)的損傷，例如，晶圓的切割就很容易導(dǎo)致芯片的邊緣處有所崩裂，其后果之一就是所獲得的不良芯片是缺角的。另ー方面，當(dāng)前ー種稱之為平面凸點(diǎn)式封裝(FBP，F(xiàn)lat Bump Package)的封裝體， 以附圖1A-1I的エ藝流程完成附圖IJ中封裝體150的制備。圖IA示出的是引線框架100，其包括接觸端子101和焊盤102，如圖1B-1C所示， 將芯片110通過導(dǎo)電材料103焊接在焊盤102上，并通過鍵合線104將連接芯片110內(nèi)部電路的電極電性連接到接觸端子101上，如圖ID所示。之后進(jìn)行塑封，利用塑封料120塑封芯片110及鍵合線104，并蝕刻引線框架100，使得獲得的接觸端子101、焊盤102外露于塑封料120，如圖1E-1F所示。再對(duì)接觸端子101、焊盤102的外表面鍍ー層金，形成鍍金層 105，如圖IG所示；最后與塑封體的頂面粘合一層薄膜130，并切割塑封料120，完成以塑封體120'塑封包覆芯片110及鍵合線104的封裝體150，如圖1H_1 J所示。其中，焊盤102作為散熱或是電極所用，接觸端子101、焊盤102均用于焊接至印刷電路板PCB之類的基板上，并與外部電路連接。焊盤102因?yàn)橐休d芯片110，其體積ー 般較大；而鍵合線104之類的鍵合引線則容易帶來負(fù)面效應(yīng)的離散電感，并且鍵合線104要保障一定的弧高，這也不利于縮減塑封體120'的厚度。圖IJ示出的封裝體150的尺寸大小、電氣性能并不理想。如此ー來，本申請(qǐng)是基于以下考量先對(duì)芯片進(jìn)行封裝再實(shí)施減薄，使得芯片完成封裝后所獲得的封裝體具備較佳的尺寸，并具備良好的散熱及電氣參數(shù)性能；在封裝エ藝過程中，竭カ降低芯片的缺角風(fēng)險(xiǎn)并獲得更薄的芯片厚度。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明提出了一種倒裝芯片的封裝方法，包括以下步驟提供一引線框架，在引線框架上設(shè)置有多個(gè)凸出于引線框架頂面的互連導(dǎo)桿；將正面設(shè)置有鍵合襯墊的芯片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導(dǎo)桿焊接；
于引線框架的頂面進(jìn)行塑封，以塑封料塑封包覆所述芯片及互連導(dǎo)桿；于引線框架的底面蝕刻引線框架，形成與互連導(dǎo)桿連接并凸出于塑封料底面的接觸端子；于所述接觸端子的表面設(shè)置ー層金屬保護(hù)層；粘貼ー層薄膜至減薄后的塑封料的頂面；切割塑封料并移除薄膜形成多顆以塑封體塑封包覆所述芯片的封裝體。上述的方法，其中，通過涂覆在互連導(dǎo)桿上的導(dǎo)電材料，將所述鍵合襯墊與所述互連導(dǎo)桿焊接。上述的方法，其中，通過鍍于互連導(dǎo)桿上的導(dǎo)電材料及鍍于鍵合襯墊上的金屬鍍層，將所述鍵合襯墊與所述互連導(dǎo)桿共晶焊接。上述的方法，其中，還包括在芯片塑封后研磨減薄塑封料及芯片，并將減薄后的芯片的背面于減薄后的塑封料的頂面中予以外露的步驟。上述的方法，其中，還包括沉積ー層背面金屬層至減薄后的芯片的背面的步驟。上述的方法，其中，在沉積ー層背面金屬層至減薄后的芯片的背面之前，還在減薄后的芯片的背面進(jìn)行以下エ藝步驟進(jìn)行蝕刻；并且進(jìn)行離子注入及激光退火。上述的方法，其中，所述接觸端子凸出至塑封體的底面之外，并且所述背面金屬層外露于塑封體的頂面。上述的方法，在一種實(shí)施例中，所述芯片為金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，所述鍵合襯墊至少包括構(gòu)成芯片柵極電極的柵極鍵合襯墊、構(gòu)成芯片源極電極的源極鍵合襯墊，并且所述背面金屬層構(gòu)成芯片的漏極電扱。并且進(jìn)一歩將所述封裝體黏接至一基座上，其中，背面金屬層通過導(dǎo)電材料與基座黏接，連接?xùn)艠O鍵合襯墊的接觸端子通過ー金屬導(dǎo)體電性連接至設(shè)置在基座周圍的柵極焊盤上，連接源極鍵合襯墊的接觸端子通過另ー金屬導(dǎo)體電性連接至設(shè)置在基座周圍的源極焊盤上；以及基座周圍還設(shè)置有電性連接至基座的漏極焊盤。上述的方法，在一個(gè)可選實(shí)施例中，所述芯片為共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，其中，所述背面金屬層構(gòu)成共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管所包含的第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管各自的漏極電極；以及第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管各自漏極電極通過背面金屬層彼此相互電性連接。并且，鍵合襯墊至少包括構(gòu)成第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第一柵極鍵合襯墊、構(gòu)成第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第一源極鍵合襯墊；以及鍵合襯墊還包括構(gòu)成第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第二柵極鍵合襯墊、構(gòu)成第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第二源極鍵合襯墊。上述的方法，在一個(gè)可選實(shí)施例中，所述芯片為高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成的雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，其中，所述背面金屬層構(gòu)成高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極；以及高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極通過背面金屬層彼此相互電性連接。并且，鍵合襯墊至少包括構(gòu)成高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第一柵極鍵合襯墊、構(gòu)成高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管漏極電極的第一漏極鍵合襯墊；以及鍵合襯墊還包括構(gòu)成低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第二柵極鍵合襯墊、構(gòu)成低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第二源極鍵合襯墊。上述的方法，在一個(gè)可選實(shí)施例中，所述芯片為共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，其中，所述芯片的背面構(gòu)成共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管所包含的第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管各自的漏極；并且還可以選擇在所述芯片的背面設(shè)置ー層背面金屬層，所述第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管各自漏極電極通過背面金屬層彼此相互電性連接。上述的方法，在一個(gè)可選實(shí)施例中，所述芯片為高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成的雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，其中，所述芯片的背面構(gòu)成高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極；并且還可以選擇在所述芯片的背面設(shè)置ー層背面金屬層，所述高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極通過背面金屬層彼此相互電性連接。本領(lǐng)域的技術(shù)人員閱讀以下較佳實(shí)施例的詳細(xì)說明，并參照附圖之后，本發(fā)明的這些和其他方面的優(yōu)勢(shì)無疑將顯而易見。


參考所附附圖，以更加充分的描述本發(fā)明的實(shí)施例。然而，所附附圖僅用于說明和闡述，并不構(gòu)成對(duì)本發(fā)明范圍的限制。圖1A-1J是背景技術(shù)中平面凸點(diǎn)式封裝的制備流程示意圖。圖2AjK是本申請(qǐng)的封裝體的制備流程示意圖。圖3A-3D是本申請(qǐng)的封裝體的另ー實(shí)施方式的制備流程示意圖。圖4是本申請(qǐng)MOSFET未封裝前的俯視結(jié)構(gòu)示意圖。圖5是本申請(qǐng)MOSFET完成封裝后封裝體的俯視結(jié)構(gòu)示意圖。圖6是將封裝體黏接至一基座上的俯視結(jié)構(gòu)示意圖。圖7是通過彎折的金屬片分別將柵極鍵合襯墊、源極鍵合襯墊電性連接至柵極焊盤、源極焊盤上的俯視結(jié)構(gòu)示意圖。圖8A-8F是本申請(qǐng)的另一種芯片封裝體的制備流程示意圖。圖9是本申請(qǐng)雙MOSFET未封裝前的俯視結(jié)構(gòu)示意圖。圖10本申請(qǐng)雙MOSFET完成封裝后的俯視結(jié)構(gòu)示意圖。
具體實(shí)施例方式參見圖2Α所示，引線框架200的頂面200a設(shè)置有多個(gè)互連導(dǎo)桿201，其中，互連導(dǎo)桿201凸出于引線框架200頂面200a，引線框架200、互連導(dǎo)桿201的可采用金屬銅。如圖 2A-2C所示，先設(shè)置ー層導(dǎo)電材料203在互連導(dǎo)桿201上，通過導(dǎo)電材料203將芯片210倒裝(Flip Chip)焊接至引線框架200上。芯片210的正面210a通常設(shè)有與外界進(jìn)行電性連接的鍵合襯墊(Bonding Pad)， 鍵合襯墊一般作為芯片210內(nèi)部電路的輸入/輸出接觸端子(I/O Pad)，可作為信號(hào)的輸入 /輸出、或是Power和Ground的接ロ。以圖4展示的ー種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的芯片結(jié)構(gòu)為例，在芯片210的正面210a設(shè)置的鍵合襯墊至少包括構(gòu)成芯片210柵極電極的柵極鍵合襯墊213、構(gòu)成芯片210源極電極的源極鍵合襯墊212 ；其中，柵極鍵合襯墊213接觸芯片210未示出的柵區(qū)，源極鍵合襯墊212接觸芯片210未示出的源區(qū)。在一種實(shí)施方式中，芯片210的背面210b設(shè)置有未示出的漏區(qū)，在此實(shí)施例中，芯片210為ー種垂直式功率器件。參見圖2C所示，將正面210a設(shè)置有鍵合襯墊(未示出)的芯片210倒裝焊接至引線框架200上，其中，鍵合襯墊與互連導(dǎo)桿201焊接。例如將圖4中源極鍵合襯墊212、柵極鍵合襯墊213與互連導(dǎo)桿201焊接。有多種焊接エ藝可供選擇，一種實(shí)施方式是通過涂覆在互連導(dǎo)桿201上的導(dǎo)電材料203，將鍵合襯墊與互連導(dǎo)桿201焊接，此時(shí)導(dǎo)電材料203 可選擇焊錫膏、導(dǎo)電銀漿或是導(dǎo)電薄膜中任意之一。另ー實(shí)施方式是通過鍍于互連導(dǎo)桿201 上的導(dǎo)電材料203及鍍于源極鍵合襯墊212、柵極鍵合襯墊213上的金屬鍍層(未示出)， 將鍵合襯墊(源極鍵合襯墊212、柵極鍵合襯墊213)與互連導(dǎo)桿201共晶焊接，此時(shí)導(dǎo)電材料203可選擇鍍金或銀，鍍于源極鍵合襯墊212、柵極鍵合襯墊213上的金屬鍍層可采用純錫(Sn)或金錫(AuSn)、金硅(AuSi)、金鍺(AuGe)等合金材料作接觸面鍍層，當(dāng)引線框架 200、互連導(dǎo)桿201被加熱至適合的共晶溫度吋，金或銀元素滲透到金屬鍍層，熔點(diǎn)的改變與金屬鍍層的合金層成份相關(guān)，令金屬鍍層的共晶層固化后將源極鍵合襯墊212、柵極鍵合襯墊213與互連導(dǎo)桿201緊固的焊接。參見圖2D所示，于引線框架200的頂面200a進(jìn)行塑封，以塑封料220塑封包覆芯片210及互連導(dǎo)桿201，芯片210周圍的空隙均被塑封料220填充，此吋，塑封料220的底面 220b與引線框架200的頂面200a黏結(jié)，而塑封料220通常為環(huán)氧塑封料。參見圖2E所示，于圖2D中完成塑封エ藝后，對(duì)塑封料220的頂面220a進(jìn)行研磨， 直至在塑封料220中曝露出芯片210。在研磨エ藝過程中，其優(yōu)點(diǎn)之一就是由于芯片210 被塑封料220包圍支撐住而不易在減薄過程中碎裂，以致芯片210可以獲得6密耳(Mil)、 4密耳、2密耳甚至更薄的厚度。此時(shí)，塑封料220及芯片210均被研磨減薄，以獲得將減薄后的芯片210的背面210c于減薄后的塑封料220的頂面220c中予以外露；同時(shí)芯片210 的漏區(qū)部分被研磨棹，其厚度亦有所減薄。圖2E中，一種可選擇的步驟是在減薄后的芯片 210的背面210c進(jìn)行蝕刻，如濕法蝕刻，以除去研磨后芯片210的背面210c上所殘留的應(yīng) カ層，修復(fù)研磨過程中對(duì)減薄后的芯片210的背面210c所造成的晶格損傷；之后進(jìn)行在減薄后的芯片210的背面210c進(jìn)行離子注入，并在離子注入后用以低溫退火或激光退火來消除在減薄后的芯片210的背面210c中產(chǎn)生的一些晶格缺陷。圖2F中，沉積ー層背面金屬層211 (如Ti/Ni/Ag的合金)至減薄后的芯片210的背面210c上，在如圖4的實(shí)施方式中， 芯片210為M0SFET，則背面金屬層211電性接觸芯片210的漏區(qū)并構(gòu)成芯片210的漏極電扱。
參見圖2F-2G所示，于引線框架200的底面200b蝕刻引線框架200，可利用圖中未示出的硬掩膜對(duì)引線框架200進(jìn)行蝕刻，僅保留位于圖2F中與互連導(dǎo)桿201連接的接觸端子200'，其中，接觸端子200'原本是引線框架200的一部分。從而形成與互連導(dǎo)桿201 連接并凸出于塑封料220底面220b的接觸端子200'，如圖2G所示。之后，參見圖2H所示，于接觸端子200'的表面設(shè)置ー層金屬保護(hù)層205，如鍍上ー層金屬保護(hù)層205，金屬保護(hù)層205的材料有多種選擇方式，如Ti/Ni/Au的合金。參見圖2I-2J所示，粘貼ー層薄膜230至減薄后的塑封料220的頂面220c，薄膜 230起到切割膜的作用，可采用紫外線照射膠帶(UV tape)或藍(lán)膜(Blue tape)；然后對(duì)塑料封220進(jìn)行切割，如圖2J中示出的切割槽220d即是切割刀切割塑料封220所留下的痕跡，用于將完成上述所有封裝エ藝制程的芯片210從塑封料220上脫離下來。此過程中， 薄膜230可以選擇在縱向上部分被切割但未完全被切割斷。切割塑封料220完成后，塑封料220被切割成多個(gè)如圖I所示的塑封體220'，于塑封體220'的頂面220' c移除薄膜230，則形成多顆以塑封體220'塑封包覆芯片210的封裝體250。在封裝體250中，背面金屬層211外露于塑封體220'的頂面220' c，表面設(shè)置有金屬保護(hù)層205的接觸端子 200'凸出于塑封體220'的底面220' b。依上述內(nèi)容，在一種實(shí)施方式中，可包括以下步驟步驟1 提供一引線框架，在引線框架上設(shè)置有多個(gè)凸出于引線框架頂面的互連導(dǎo)桿；步驟2 將正面設(shè)置有鍵合襯墊的芯片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導(dǎo)桿焊接；步驟3 于引線框架的頂面進(jìn)行塑封，以塑封料塑封包覆所述芯片及互連導(dǎo)桿；步驟4:研磨減薄塑封料及芯片，并將減薄后的芯片的背面于減薄后的塑封料的頂面中予以外露；步驟5 沉積ー層背面金屬層至減薄后的芯片的背面；步驟6 于引線框架的底面蝕刻引線框架，形成與互連導(dǎo)桿連接并凸出于塑封料底面的接觸端子；步驟7 于所述接觸端子的表面設(shè)置ー層金屬保護(hù)層；步驟8 粘貼ー層薄膜至減薄后的塑封料的頂面；步驟9 切割塑封料并移除薄膜形成多顆以塑封體塑封包覆所述芯片的封裝體。其中所述的芯片可以是如圖4所示的單晶體管芯片，也可以是如圖9所示的雙晶體管芯片。為了獲得圖I所示的封裝體250，還有其他實(shí)施方式可以實(shí)現(xiàn)。例如當(dāng)已經(jīng)完成圖2D所示的エ藝制備流程后，再實(shí)施圖3A-3D的エ藝制備流程，亦可以得到封裝體250。在圖3A中，先對(duì)圖2D中刻引線框架200進(jìn)行蝕刻，于引線框架200的底面200b蝕刻引線框架200，僅保留位于圖3A中與互連導(dǎo)桿201連接的接觸端子200'，其中，接觸端子200'原本是引線框架200的一部分，從而形成與互連導(dǎo)桿201連接并凸出于塑封料220底面220b 的接觸端子200'，如圖加所示。然后對(duì)塑封料220的頂面220a進(jìn)行研磨，直至在塑封料 220中露出芯片210。此時(shí)，塑封料220及芯片210均被研磨減薄，并將減薄后的芯片210 的背面210c于減薄后的塑封料220的頂面220c中予以外露，同時(shí)芯片210的漏區(qū)的厚度亦有所減薄。圖3C中，一種可選擇的步驟是在減薄后的芯片210的背面210c進(jìn)行蝕刻，如濕法蝕刻，以除去研磨后芯片210.的背面210c上所殘留的應(yīng)カ層，修復(fù)研磨過程中對(duì)芯片 210的背面210c所造成的晶格損傷；之后進(jìn)行在芯片210的背面210c進(jìn)行離子注入，并在離子注入后用以低溫退火或激光退火來消除在芯片210的背面210c中產(chǎn)生的ー些晶格缺陷。之后，在圖3D中，沉積ー層背面金屬層211(如Ti/NiAg的合金)至減薄后的芯片210 的背面210c上，在如圖4的實(shí)施方式中，芯片210為M0SFET，則背面金屬層211電性接觸芯片210的漏區(qū)并構(gòu)成芯片210的漏極電扱。對(duì)比3D與2G，二者結(jié)構(gòu)并無不同，只是制作流程步驟有所不同。完成圖3D的制備流程后再采取2HjK的制備流程，同樣也能得到封裝體 250。依上述內(nèi)容，在一種實(shí)施方式中，可包括以下步驟步驟1 提供一引線框架，在引線框架上設(shè)置有多個(gè)凸出于引線框架頂面的互連導(dǎo)桿；步驟2 將正面設(shè)置有鍵合襯墊的芯片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導(dǎo)桿焊接；步驟3 于引線框架的頂面進(jìn)行塑封，以塑封料塑封包覆所述芯片及互連導(dǎo)桿；步驟4:于引線框架的底面蝕刻引線框架，形成與互連導(dǎo)桿連接并凸出于塑封料底面的接觸端子；步驟5 研磨減薄塑封料及芯片，并將減薄后的芯片的背面于減薄后的塑封料的頂面中予以外露；步驟6 沉積ー層背面金屬層至減薄后的芯片的背面；步驟7 于所述接觸端子的表面設(shè)置ー層金屬保護(hù)層；步驟8 粘貼ー層薄膜至減薄后的塑封料的頂面；步驟9 切割塑封料并移除薄膜形成多顆以塑封體塑封包覆所述芯片的封裝體。其中所述的芯片可以是如圖4所示的單晶體管芯片，也可以是如圖9所示的雙晶體管芯片。圖4中芯片210是原始芯片的俯視示意圖，圖5是將圖4中芯片210進(jìn)行圖
或3A-3D的エ藝流程獲得的封裝體250的俯視示意圖。對(duì)比圖I封裝體250的截面圖和圖5封裝體250的俯視圖，外露于塑封體220'的頂面220' c的背面金屬層211在圖5中并未示出，并且，圖I中設(shè)置有金屬保護(hù)層205的接觸端子200'至少包括圖5中的源極接觸端子200' a、柵極接觸端子200' b，其中，金屬保護(hù)層205在圖5中未加標(biāo)注。在圖 5中，虛線框212A范圍內(nèi)的接觸端子200'均為源極接觸端子200' a，虛線框213A范圍內(nèi)的接觸端子200'均為柵極接觸端子200' b;圖4中源極鍵合襯墊212、柵極鍵合襯墊213 在被圖5中塑封料體220'覆蓋后并未示出，虛線框212A的位置處于源極鍵合襯墊212的正上方，而虛線框213A的位置處于柵極鍵合襯墊213的正上方，所以源極接觸端子200' a 均通過互連導(dǎo)桿201與源極鍵合襯墊212電性連接，柵極接觸端子200' b均通過互連導(dǎo)桿 201與柵極鍵合襯墊213電性連接(參考圖2K)。封裝體250的用途之一就是作為芯片210的載體進(jìn)行二次封裝。如圖6所示，將圖5中封裝體250通過導(dǎo)電材料(如焊錫膏、導(dǎo)電銀漿)黏接到基座240上，背面金屬層 210 (未示出)通過導(dǎo)電材料與基座240黏接，也即芯片210的漏極電極電性連接至基座240上，基座240周圍還設(shè)置有電性連接至基座MO的漏極焊盤MOc。為了獲得如圖7所示的二次封裝體250'，進(jìn)一歩將柵極接觸端子200' b通過ー彎折的金屬片252電性連接至設(shè)置在基座240周圍的柵極焊盤MOb上，其中金屬片252的彎折部分25 與柵極焊盤MOb 焊接，也即，連接?xùn)艠O鍵合襯墊213的接觸端子200'通過金屬片252電性連接至柵極焊盤 MOb上；并將源極接觸端子200' a通過另ー彎折的金屬片251電性連接至設(shè)置在基座MO 周圍的源極焊盤MOa上，也即，連接源極鍵合襯墊212的接觸端子200'通過金屬片251電性連接至源極焊盤MOa上，其中金屬片251的彎折部分251a與源極焊盤MOa焊接。源極焊盤240a、柵極焊盤MOb、漏極焊盤MOc共面，則二次封裝體250'可再次進(jìn)行塑封，源極焊盤240a、柵極焊盤MOb、漏極焊盤MOc作為引腳分別與外界電路進(jìn)行連接，分別體現(xiàn)為芯片210的源極、柵極、漏扱。其中金屬片251和252可以用金屬引線，金屬帶或其它用以半導(dǎo)體封裝的金屬導(dǎo)體替代。在另ー個(gè)實(shí)施例中，塑封料和芯片均不需要研磨減薄。參見圖8A-8F示出的制備流程，需要指出的是，圖2A-2D的制備方式即可獲得圖8A所展示的結(jié)構(gòu)。所用的芯片可以是如圖9所示的雙MOSFET結(jié)構(gòu)芯片或是任何底部不帶電極、或是任何底部電極不須外露的芯片。以圖9展示的芯片310對(duì)圖8A-8F的制備流程進(jìn)行說明，芯片310的ー種可選擇芯片類型是高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成的雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管器件，例如圖9中第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管為高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管為低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管。圖9 中芯片310的背面310b原本就具有ー層背面金屬層311。在一可選個(gè)實(shí)施例中，芯片310 的背面310b不具有背面金屬層311。芯片310的正面310a設(shè)置有鍵合襯墊，如圖9，鍵合襯墊至少包括構(gòu)成第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第一柵極鍵合襯墊313、構(gòu)成第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管漏極電極的第一漏極鍵合襯墊312，其中，第一柵極鍵合襯墊313電接觸第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的柵區(qū)，第一漏極鍵合襯墊312電接觸第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏區(qū)；以及鍵合襯墊還包括構(gòu)成第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第二柵極鍵合襯墊315、構(gòu)成第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第二源極鍵合襯墊314，其中，第二柵極鍵合襯墊315電接觸第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的柵區(qū)，第二源極鍵合襯墊314電接觸第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源區(qū)。由于第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成在芯片310上，因此圖9并未將第一、第二金屬氧化物很明顯的進(jìn)行單獨(dú)標(biāo)注。其中，第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源區(qū)位于芯片310 的背面310b —側(cè)并與背面金屬層311電接觸，第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏區(qū)位于芯片310的背面310b —側(cè)并與背面金屬層311電接觸，則背面金屬層311構(gòu)成芯片310所包含的第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極；以及第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極通過背面金屬層311彼此相互電性連接。當(dāng)芯片310的背面310b不具有背面金屬層311吋，第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源區(qū)、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏區(qū)通過芯片背面的底部半導(dǎo)體襯底彼此相互電性連接。上述結(jié)構(gòu)的芯片310，其第一 MOSFET為高端或高側(cè)MOSFET (High SideMOSFET)，其第二 MOSFET 為低端或低側(cè) MOSFET (Low Side MOSFET)。以圖2A-2D的制備方法，利用塑封料320將芯片310塑封，如圖8A所示，芯片310的背面金屬層311也被完全塑封。然后于引線框架300的底面300b蝕刻引線框架300，可利用圖中未示出的硬掩膜對(duì)引線框架300進(jìn)行蝕刻，僅保留位于圖8A中與互連導(dǎo)桿301連接的接觸端子300'，接觸端子300'原本是引線框架300的一部分。從而形成與互連導(dǎo)桿 301連接并凸出于塑封料320底面320b的接觸端子300'。之后，參見圖8C所示，于接觸端子300 ‘的表面設(shè)置ー層金屬保護(hù)層305，如鍍上ー層金屬保護(hù)層305，金屬保護(hù)層305的材料有多種選擇方式，如Ti/M/Au的合金。此過程中，不需要對(duì)塑封料320的頂面320a進(jìn)行研磨，也不需要減薄芯片310的厚度。然后如圖8D所示的直接粘貼ー層薄膜330至塑封料320的頂面320a，并對(duì)塑料封320進(jìn)行切割，如圖8E中所示出的切割槽320d即是切割所留下的痕跡，用于將完成上述所有封裝エ藝制程的芯片310從塑封料320上脫離下來。完成切割塑封料320后，塑封料320被切割成多個(gè)如圖8F所示的塑封體320 ‘，于塑封體320'的頂面320' a移除薄膜330，則形成多顆以塑封體320'塑封包覆芯片310 的封裝體350。在封裝體350中，表面設(shè)置有金屬保護(hù)層305的接觸端子300'凸出于塑封體320'的底面320' b。圖10是圖9的芯片310完成上述封裝エ藝制程后，所獲得的圖 8F中封裝體350的俯視示意結(jié)構(gòu)圖。圖8F中設(shè)置有金屬保護(hù)層305的接觸端子300'至少包括圖10中的第一漏極接觸端子300' a、第一柵極接觸端子300' b以及第ニ源極接觸端子300' C、第二柵極接觸端子300' d，其中，金屬保護(hù)層305在圖10中未加標(biāo)注。在圖 10中，虛線框312A范圍內(nèi)的接觸端子300'均為第一漏極接觸端子300' a，虛線框313A 范圍內(nèi)的接觸端子300'均為第一柵極接觸端子300' b，虛線框314A范圍內(nèi)的接觸端子 300'均為第二源極接觸端子300' c，虛線框315A范圍內(nèi)的接觸端子300'均為第二柵極接觸端子300' d。圖9中第一漏極鍵合襯墊312、第一柵極鍵合襯墊313、第二源極鍵合襯墊314、第二柵極鍵合襯墊315在被圖10中塑封料體320'覆蓋后并未示出，虛線框312A 的位置處于第一漏極鍵合襯墊312的正上方，而虛線框313A的位置處于第一柵極鍵合襯墊 313的正上方，虛線框314A的位置處于第二源極鍵合襯墊314的正上方，而虛線框315A的位置處于第二柵極鍵合襯墊315的正上方。所以第一漏極接觸端子300' a均通過互連導(dǎo)桿301與第一漏極鍵合襯墊312電性連接，第一柵極接觸端子300' b均通過互連導(dǎo)桿301 與第一柵極鍵合襯墊313電性連接(參考圖8F)，第二源極接觸端子300' c均通過互連導(dǎo)桿301與第二源極鍵合襯墊314電性連接，第二柵極接觸端子300' d均通過互連導(dǎo)桿301 與第二柵極鍵合襯墊315電性連接。圖9中芯片310的另ー種可選擇芯片類型是共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管 (Common drain dual M0SFET)器件。其中，第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的柵區(qū)和源區(qū)都位于芯片310的正面310a的ー側(cè)，第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏區(qū)都位于芯片310的背面310b —側(cè)并與背面金屬層311電接觸。這樣正面設(shè)置的鍵合襯墊至少包括構(gòu)成第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第一柵極鍵合襯墊、構(gòu)成第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第一源極鍵合襯墊；以及構(gòu)成第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第二柵極鍵合襯墊、構(gòu)成第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第二源極鍵合襯墊。背面金屬層311則構(gòu)成芯片310所包含的第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極；而第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極通過背面金屬層311彼此相互電性連接。當(dāng)芯片310的背面310b不具有背面金屬層311吋，第一、第 ニ金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏區(qū)通過芯片背面的半導(dǎo)體襯底彼此相互電性連接。換言之，圖9中，在上述提及的芯片310為高端MOSFET和低端MOSFET集成的雙MOSFET的實(shí)施方式中其第一柵極鍵合襯墊313在芯片310為共漏極雙MOSFET的實(shí)施方式中轉(zhuǎn)換成共漏極MOSFET的第一柵極鍵合襯墊；其第一漏極鍵合襯墊312在芯片310為共漏極雙MOSFET 的實(shí)施方式中轉(zhuǎn)換成共漏極雙MOSFET的第一源極鍵合襯墊；其第二源極鍵合襯墊314在芯片310為共漏極雙MOSFET的實(shí)施方式中轉(zhuǎn)換成共漏極雙MOSFET的第二源極鍵合襯墊； 其第二柵極鍵合襯墊315在芯片310為共漏極雙MOSFET的實(shí)施方式中轉(zhuǎn)換成共漏極雙 MOSFET的第二柵極鍵合襯墊。圖10中封裝體350與圖5中封裝體250有所不同，封裝體350并不需要額外添加類似圖7中金屬片251、252將輸入/輸出接觸端子設(shè)計(jì)在芯片的ー側(cè)，封裝體350的接觸端子300'可直接安裝在其他如PCB之類的基板上。所以，如圖9所示，如果芯片310內(nèi)部電路的輸入/輸出的鍵合襯墊均在芯片310正面310a的ー側(cè)，即使芯片310并非雙M0SFET， 也可以利用圖8A-8F的方法制備類似封裝體350的封裝結(jié)構(gòu)。依上述內(nèi)容，在一種實(shí)施方式中，可包括以下步驟步驟1 提供一引線框架，在引線框架上設(shè)置有多個(gè)凸出于引線框架頂面的互連導(dǎo)桿；步驟2 將正面設(shè)置有鍵合襯墊的芯片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導(dǎo)桿焊接；步驟3 于引線框架的頂面進(jìn)行塑封，以塑封料塑封包覆所述芯片及互連導(dǎo)桿；步驟4:于引線框架的底面蝕刻引線框架，形成與互連導(dǎo)桿連接并凸出于塑封料底面的接觸端子；步驟5 于所述接觸端子的表面設(shè)置ー層金屬保護(hù)層；步驟6 粘貼ー層薄膜至塑封料的頂面；步驟7 切割塑封料并移除薄膜形成多顆以塑封體塑封包覆所述芯片的封裝體。上述エ藝流程，芯片的背面減薄是基于將芯片固定在塑封料中進(jìn)行的，因而芯片即使維持在anil甚至更薄的狀態(tài)下也不容易崩裂缺角，所以完成封裝的最終芯片保持了一個(gè)較高水平的良率，這在通常的晶圓級(jí)封裝中是很難做到的。上述エ藝流程，接觸端子是通過引線框架的背面蝕刻而制成的，其有益效果之一就是保證了接觸端子的絕對(duì)共面性，接觸端子的凸塊狀的引腳設(shè)計(jì)，使得利用錫膏將接觸端子與電路板焊接時(shí)更簡單、更牢固，以保障其與PCB的良好結(jié)合能力。接觸端子除了高純度銅材質(zhì)本身散熱能力好的優(yōu)勢(shì)外，其與鍵合襯墊連接的特殊結(jié)構(gòu)決定了此類封裝體還可以透過接觸端子間隙來間接散熱，整體散熱效果很好。另ー方面，在背景技術(shù)中，圖IC示出的焊盤102必須要保持與芯片110近似的尺寸，這樣ー來，使得芯片110在焊盤102上進(jìn)行共晶焊時(shí)，導(dǎo)致芯片110存在崩裂的潛在危險(xiǎn)，而本發(fā)明是以多個(gè)分散的接觸端子來替代焊盤102，則能有效避免該缺陷。通過說明和附圖，給出了具體實(shí)施方式
的特定結(jié)構(gòu)的典型實(shí)施例，例如，本案是以 M0SFET、雙MOSFET進(jìn)行闡述，基于本發(fā)明精神，芯片還可作其他類型的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，然而，這些內(nèi)容并不作為局限。對(duì)于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。
權(quán)利要求
1.一種倒裝芯片的封裝方法，其特征在干，包括以下步驟提供一引線框架，在引線框架上設(shè)置有多個(gè)凸出于引線框架頂面的互連導(dǎo)桿；將正面設(shè)置有鍵合襯墊的芯片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導(dǎo)桿焊接；于引線框架的頂面進(jìn)行塑封，以塑封料塑封包覆所述芯片及互連導(dǎo)桿；于引線框架的底面蝕刻引線框架，形成與互連導(dǎo)桿連接并凸出于塑封料底面的接觸端子；于所述接觸端子的表面設(shè)置ー層金屬保護(hù)層；粘貼ー層薄膜至減薄后的塑封料的頂面；切割塑封料并移除薄膜形成多顆以塑封體塑封包覆所述芯片的封裝體。
2.如權(quán)利要求1所述的方法，其特征在干，通過涂覆在互連導(dǎo)桿上的導(dǎo)電材料，將所述鍵合襯墊與所述互連導(dǎo)桿焊接。
3.如權(quán)利要求1所述的方法，其特征在干，通過鍍于互連導(dǎo)桿上的導(dǎo)電材料及鍍于鍵合襯墊上的金屬鍍層，將所述鍵合襯墊與所述互連導(dǎo)桿共晶焊接。
4.如權(quán)利要求1所述的方法，其特征在于，還包括在芯片塑封后研磨減薄塑封料及芯片，并將減薄后的芯片的背面于減薄后的塑封料的頂面中予以外露的步驟。
5.如權(quán)利要求4所述的方法，其特征在干，還包括沉積ー層背面金屬層至減薄后的芯片的背面的步驟。
6.如權(quán)利要求5所述的方法，其特征在干，在沉積ー層背面金屬層至減薄后的芯片的背面之前，還在減薄后的芯片的背面進(jìn)行以下エ藝步驟進(jìn)行蝕刻；并且進(jìn)行離子注入及激光退火。
7.如權(quán)利要求5所述的方法，其特征在干，所述接觸端子凸出至塑封體的底面之外，并且所述背面金屬層外露于塑封體的頂面。
8.如權(quán)利要求7所述的方法，其特征在干，所述芯片為金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，所述鍵合襯墊至少包括構(gòu)成芯片柵極電極的柵極鍵合襯墊、構(gòu)成芯片源極電極的源極鍵合襯墊，并且所述背面金屬層構(gòu)成芯片的漏極電扱。
9.如權(quán)利要求8所述的方法，其特征在干，進(jìn)ー步將所述封裝體黏接至一基座上，其中，背面金屬層通過導(dǎo)電材料與基座黏接，連接?xùn)艠O鍵合襯墊的接觸端子通過ー金屬導(dǎo)體電性連接至設(shè)置在基座周圍的柵極焊盤上，連接源極鍵合襯墊的接觸端子通過另ー金屬導(dǎo)體電性連接至設(shè)置在基座周圍的源極焊盤上；以及基座周圍還設(shè)置有電性連接至基座的漏極焊盤。
10.如權(quán)利要求7所述的方法，其特征在干，所述芯片為共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，其中，所述背面金屬層構(gòu)成共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管所包含的第一、第 ニ金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管各自的漏極電極；以及第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管各自的漏極電極通過背面金屬層彼此相互電性連接。
11.如權(quán)利要求10所述的方法，其特征在干，鍵合襯墊至少包括構(gòu)成第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第一柵極鍵合襯墊、構(gòu)成第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第一源極鍵合襯墊；以及鍵合襯墊還包括構(gòu)成第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第二柵極鍵合襯墊、 構(gòu)成第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第二源極鍵合襯墊。
12.如權(quán)利要求7所述的方法，其特征在干，所述芯片為高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成的雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，其中，所述背面金屬層構(gòu)成高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極；以及高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極通過背面金屬層彼此相互電性連接。
13.如權(quán)利要求12所述的方法，其特征在干，鍵合襯墊至少包括構(gòu)成高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第一柵極鍵合襯墊、構(gòu)成高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管漏極電極的第一漏極鍵合襯墊；以及鍵合襯墊還包括構(gòu)成低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電極的第二柵極鍵合襯墊、 構(gòu)成低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管源極電極的第二源極鍵合襯墊。
14.如權(quán)利要求1所述的方法，其特征在干，所述芯片為共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，其中，所述芯片的背面構(gòu)成共漏極雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管所包含的第一、第 ニ金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管各自的漏扱。
15.如權(quán)利要求14所述的方法，其特征在干，所述芯片的背面設(shè)置有ー層背面金屬層， 所述第一、第二金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管各自的漏極電極通過背面金屬層彼此相互電性連接。
16.如權(quán)利要求1所述的方法，其特征在干，所述芯片為高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成的雙金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管，其中，所述芯片的背面構(gòu)成高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電扱。
17.如權(quán)利要求16所述的方法，其特征在干，所述芯片的背面設(shè)置有ー層背面金屬層， 所述高端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的源極電極和低端金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管的漏極電極通過背面金屬層彼此相互電性連接。
全文摘要
本發(fā)明一般涉及一種形成半導(dǎo)體器件封裝體的制備方法，更確切的說，本發(fā)明涉及一種功率器件的倒裝芯片的封裝方法。本發(fā)明先對(duì)芯片進(jìn)行封裝，再整體性對(duì)芯片及塑封料實(shí)施減薄，使得芯片完成封裝后所獲得的封裝體具備較佳的尺寸，并具備良好的散熱及電氣參數(shù)性能。同時(shí)，芯片與外部連接的接觸端子是通過蝕刻與芯片焊接的引線框架而獲得的，保證了接觸端子的絕對(duì)共面性，接觸端子的凸塊狀的引腳設(shè)計(jì)，使得利用錫膏將接觸端子與電路板焊接時(shí)更簡單、更牢固，以保障其與PCB的良好結(jié)合能力。
文檔編號(hào)H01L21/02GK102569099SQ20101062281
公開日2012年7月11日 申請(qǐng)日期2010年12月28日 優(yōu)先權(quán)日2010年12月28日
發(fā)明者石磊, 薛彥迅, 龔玉平 申請(qǐng)人:萬國半導(dǎo)體(開曼)股份有限公司