專利名稱：半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，涉及絕緣體上硅(SOI)金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)結(jié)構(gòu)及其制造方法。
背景技術(shù)：
為了提高超大規(guī)模集成電路效率及降低制造成本，互補(bǔ)金屬氧化物半導(dǎo)體晶體管柵距越來越小。但是，柵距減小導(dǎo)致短溝道效應(yīng)，使器件性能降低。SOI技術(shù)是指在一層絕緣層上的硅膜上制作器件和電路。由于埋氧層的存在，器件之間實(shí)現(xiàn)了完全的介質(zhì)的隔離，因此SOI-CMOS集成電路從本質(zhì)上避免了體硅CMOS的閂鎖效應(yīng)。另外，完全耗盡的SOI (Fully Depleted SOI) (FD-SOI)器件的短溝道效應(yīng)較小，能自然形成淺結(jié)，泄露電流較小。因此，具有超薄體和雙柵的全耗盡絕緣體上硅MOSFET吸引了廣泛關(guān)注。為了調(diào)整閾值電壓并抑制短溝道效應(yīng)，通過在超薄S0IM0SFET器件中的超薄氧化物埋層(BOX)下形成接SOI層。但是，傳統(tǒng)的方法增加了額外的接觸和連線，導(dǎo)致器件占用面積增加。有鑒于此，需要提供一種新穎的半導(dǎo)體結(jié)構(gòu)及其制作方法，以調(diào)節(jié)閾值電壓、縮減器件尺寸。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，以克服上述現(xiàn)有技術(shù)中的問題。根據(jù)本發(fā)明的一方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括，SOI襯底，自上而下依次為SOI層、第一氧化物埋層、接SOI層、第二氧化物埋層和襯底；淺溝槽隔離，嵌于所述SOI襯底中，位于所述第二氧化物埋層上；柵極，位于所述SOI襯底上；源漏區(qū)，位于所述柵極兩側(cè)；背柵區(qū)，接SOI層低電阻化后形成的區(qū)域，至少包括接SOI層中位于源區(qū)或漏區(qū)下方和柵極下方的區(qū)域；還包括源漏區(qū)接觸。優(yōu)選地，接SOI層中位于漏區(qū)或源區(qū)下方的區(qū)域為隔離介質(zhì)填充區(qū)，與所述背柵區(qū)相鄰接。優(yōu)選地，還包括提升的源漏區(qū)，位于所述源漏區(qū)上。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體結(jié)構(gòu)制造方法，包括提供SOI襯底，自上而下依次包括SOI層、第一氧化物埋層、接SOI層、第二氧化物埋層、襯底；制作隔離結(jié)構(gòu)，嵌于所述SOI襯底中，位于所述第二氧化物埋層上；
將接SOI層低電阻化，形成背柵區(qū)；在所述SOI襯底上形成柵極和位于所述柵極兩側(cè)的源漏區(qū)；所述背柵區(qū)至少包括接SOI層中位于源區(qū)或漏區(qū)下方，和柵極下方的區(qū)域；形成源漏區(qū)接觸。優(yōu)選地，所述接SOI層低電阻化的步驟包括，進(jìn)行η型或ρ型摻雜，摻雜濃度在 IO18 IO21cnT3 范圍內(nèi)。優(yōu)選地，在所述接SOI層位于漏區(qū)或源區(qū)下方的區(qū)域形成隔離介質(zhì)填充區(qū)，與所述背柵區(qū)相鄰接。優(yōu)選地，形成所述隔離介質(zhì)填充區(qū)的步驟包括在制作淺溝槽隔離之前，對接SOI層的部分區(qū)域進(jìn)行η型重?fù)诫s；形成淺隔離溝槽，使所述η型重?fù)诫s區(qū)一側(cè)暴露；去除所述η型重?fù)诫s區(qū)域；填充隔離介質(zhì)。優(yōu)選地，形成η型重?fù)诫s區(qū)域的步驟包括進(jìn)行As或P離子注入。優(yōu)選地，所述摻雜濃度大于1018cm_3。優(yōu)選地，在所述源漏區(qū)之上形成提升源漏區(qū)。該半導(dǎo)體結(jié)構(gòu)采用共用接觸，利用源區(qū)或漏區(qū)與背柵區(qū)間的電容耦合來調(diào)節(jié)閾值電壓，制作工藝程序簡單，能夠提高集成度、降低生產(chǎn)成本。此外，非對稱背柵結(jié)構(gòu)設(shè)計能夠進(jìn)一步提高閾值電壓調(diào)節(jié)效果，改善器件性能。同時，可根據(jù)器件設(shè)計需要通過改變背柵區(qū)摻雜類型來進(jìn)一步改善閾值電壓調(diào)節(jié)效果。


圖1所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中SOI襯底的剖視圖。圖2所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中以光致抗蝕劑為掩模對接SOI 層進(jìn)行η型重?fù)诫s的剖視圖。圖3所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中去除光致抗蝕劑并進(jìn)行退火以激活雜質(zhì)離子后的剖視圖。圖4所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中以常規(guī)方式形成淺溝槽隔離溝槽后的剖視圖。圖5所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中選擇性刻蝕η型重?fù)诫s接SOI 層區(qū)并填充隔離介質(zhì)后的剖視圖。圖6所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中形成背柵區(qū)后的剖視圖。圖7所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中形成MOSFET結(jié)構(gòu)后的剖視圖。圖8所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中沉積氮化物、氧化物并進(jìn)行表面平整化后的剖視圖。圖9所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中形成接觸孔后的剖視圖。圖10所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法實(shí)施例中形成接觸后的剖視圖。圖11所示為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法另一實(shí)施例中形成接觸后的剖視圖。
具體實(shí)施例方式下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明提供的技術(shù)方案。雖然下文中對特定例子的部件和設(shè)置進(jìn)行了描述，但是，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明提供了各種特定工藝和/或材料的例子，但是，本領(lǐng)域普通技術(shù)人員可以意識到的其他工藝和/或其他材料的替代應(yīng)用，顯然未脫離本發(fā)明要求保護(hù)的范圍。 需強(qiáng)調(diào)的是，本文件內(nèi)所述的各種結(jié)構(gòu)之間的相互關(guān)系包含由于工藝或制程的需要所作的必要的延展。圖1 10詳細(xì)示出了根據(jù)本發(fā)明實(shí)施例制作半導(dǎo)體結(jié)構(gòu)的各步驟。以下，將參照這些附圖對根據(jù)本發(fā)明實(shí)施例的各個步驟以及由此得到的半導(dǎo)體結(jié)構(gòu)予以詳細(xì)說明。首先，提供絕緣體上硅(SOI)襯底，具體的，自上而下依次包括SOI層1004，第一氧化物埋層1003，接SOI層(例如多晶硅層)1002，第二氧化物埋層1001，襯底1000，如圖 1所示。這里SOI層材料可以為但不限于Si、SiGe、SiC、SiGeC中的一種或其組合。SOI襯底的制作可利用本技術(shù)領(lǐng)域的熟練人員所熟知的常規(guī)氧離子注入分隔 (SIMOX)工藝也可用其他常規(guī)工藝，例如，熱鍵合和切割工藝來制作。SOI晶片各層的厚度可根據(jù)制作所用工藝而改變。典型地，SOI層1004厚度約為5 30nm，第一氧化物埋層 1003厚度約為2 25nm，接SOI層1002厚度約為10 50nm，第二氧化物埋層1001厚度約為60 200nm。以上提供的厚度只是示例性的，并不意味著限制本發(fā)明的范圍。然后，形成背柵區(qū)。本發(fā)明實(shí)施例中，首先在SOI襯底上旋涂光致抗蝕劑1005，之后圖案化光致抗蝕劑1005，暴露出部分SOI襯底表面。接著，以光致抗蝕劑1005為掩模對位于暴露區(qū)中接SOI層進(jìn)行η型重?fù)诫s，如圖2所示。本發(fā)明實(shí)施例采用離子注入η型摻雜齊U，例如As或ρ。典型的摻雜劑量高于1018cnT3。之后，以傳統(tǒng)方法去除光致抗蝕劑，退火以激活雜質(zhì)離子，形成η型重?fù)诫s區(qū)1006，如圖3所示。優(yōu)選地，退火溫度在800°C到1000°C 之間。隨后，形成淺溝槽隔離(STI)溝槽(1009、1009')所得半導(dǎo)體結(jié)構(gòu)如圖4所示。 例如，在襯底上形成墊氧化層(pad oxide) 0例如是通過APCVD、LPCVD、PECVD等傳統(tǒng)工藝， 也可以使用熱氧化來實(shí)現(xiàn)?？刂圃狭魉佟囟?、氣壓等參數(shù)從而獲得預(yù)期厚度的性質(zhì)優(yōu)良的墊氧化層1007，其厚度在本實(shí)施例中為5 lOnm。在墊氧化物層上形成氮化物層1008， 可以通過傳統(tǒng)的淀積工藝制得，其厚度為50 120nm。墊氧化層1007可用于在刻蝕及其它處理中保護(hù)下面的襯底結(jié)構(gòu)。氮化物層1008在后續(xù)的刻蝕形成STI過程中用作掩模層。 圖案化STI。在氮化物層1008上旋涂光致抗蝕劑，將光致抗蝕劑進(jìn)行圖形曝光、顯影；刻蝕淺溝槽，通常采用各向異性干法腐蝕工藝。在本實(shí)施例中優(yōu)選采用反應(yīng)離子刻蝕在STI區(qū)域完全刻蝕墊氧化物層1007和氮化物層1008，并繼續(xù)刻蝕SOI襯底截止到第二氧化物層 1001，以形成隔離溝槽。所形成隔離溝槽(1009、1009')使得第二氧化物埋層1001位于 STI區(qū)域的上表面及接SOI層1004的η型重?fù)诫s區(qū)1006的一側(cè)面暴露。之后，去除光致抗蝕劑，采用本領(lǐng)域公知的方法。
接著，相對于未摻雜或ρ型摻雜硅，選擇性刻蝕上述η型重?fù)诫s接SOI層區(qū)域 1006，使之完全去除，形成非對稱淺溝槽隔離溝槽。之后填充隔離介質(zhì)以形成淺溝槽隔離 (1010,1010')。所述隔離介質(zhì)可以為氧化物、氮化物中的一種或其組合。本實(shí)施例中采用氧化物。隨后，對STI表面進(jìn)行平整化處理，例如采用對氧化物層化學(xué)機(jī)械拋光截止到氮化物層1008，所得結(jié)構(gòu)如圖5所示?；乜萄趸飳?，完全刻蝕氮化物層1008。之后，形成背柵區(qū)。對接SOI層進(jìn)行低電阻化，形成背柵區(qū)1011，與接SOI層中的隔離介質(zhì)填充區(qū)相鄰接，所得結(jié)構(gòu)如圖6所示。本發(fā)明實(shí)施例中采用離子注入的方法?？梢愿鶕?jù)器件設(shè)計需要進(jìn)行η型離子摻雜，例如As、P等，或者進(jìn)行ρ型離子摻雜，例如In、B 等。摻雜濃度通常在IOw IO21CnT3范圍。例如，對于nMOSFET，需要提高閾值電壓，優(yōu)選采用P型離子摻雜。接著，完全刻蝕墊氧化物層1007，以傳統(tǒng)方式形成M0SFET，所得結(jié)構(gòu)如圖7所示。 例如，形成柵極1013。具體地，沉積柵極介電層，所述柵介質(zhì)層材料可選用Hf02、HfSiO、 HfSiON、HfTaO,HfTiO,HfZrO,A1203、La2O3,ZrO2^LaAlO 中的任一種或多種組成。之后，沉積柵極導(dǎo)電層，例如金屬或多晶硅。圖案化柵極。在柵極導(dǎo)電層上旋涂光致抗蝕劑，在一定溫度下前烘，隨后用柵極所需的掩模圖形來曝光、顯影，在氧化物層上形成光致抗蝕劑圖形， 刻蝕柵極導(dǎo)電層及柵介質(zhì)層。采用公知方法去除光致抗蝕劑。其中，所述柵介質(zhì)層厚度可為1 3nm,如2nm ；柵導(dǎo)電層厚度可為50 IOOnm,如60nm, 70nm, 80nm或90nm ；之后在柵極側(cè)壁制作隔離介質(zhì)層1014，可由氧化物、氮氧化物或其聯(lián)合構(gòu)成?？蛇x的形成方法為淀積絕緣材料而后刻蝕形成柵極側(cè)墻。制作側(cè)壁隔離介質(zhì)層后，采用常規(guī)的離子注入和退火在含硅層中毗鄰側(cè)墻處制作源漏區(qū)。優(yōu)選地，自對準(zhǔn)形成源漏區(qū)。其中，源區(qū)(或漏區(qū))和柵極位于所述背柵區(qū)上方， 漏區(qū)(或源區(qū))位于所述隔離介質(zhì)填充區(qū)上方。優(yōu)選地，形成源漏擴(kuò)展區(qū)、暈環(huán)區(qū)(HAL0)。具體地，可以通過離子注入來形成具有源漏暈環(huán)(HALO)和延伸(extension)結(jié)構(gòu)，以抑制短溝道效應(yīng)。其中，對于nMOSFET進(jìn)行As 或P的離子摻雜，對于pMOSFET進(jìn)行8、8&或化的離子摻雜形成源漏延伸區(qū)。對于nMOSFET 進(jìn)行B、BF2或h的離子注入，對于pMOSFET進(jìn)行As或P的離子注入，之后在900-1100°C下進(jìn)行尖峰退火激活源漏區(qū)的雜質(zhì)，形成源漏暈環(huán)區(qū)。優(yōu)選地，形成提升源漏區(qū)1012。具體地，在源漏區(qū)上淀積一層外延多晶硅或Si，再用離子注入和退火對之進(jìn)行摻雜。接下來，如圖8-10所示，進(jìn)行形成接觸的工藝步驟，包括利用常規(guī)的硅化工藝將提升源漏區(qū)和柵極的上層轉(zhuǎn)變?yōu)楣杌飬^(qū)；利用淀積和平面化此結(jié)構(gòu)來制作絕緣材料層，如圖8所示，例如，沉積氮化物層1015，厚度可為30 lOOnm，在其上淀積氧化物層1016，厚度可為50 300nm，化學(xué)機(jī)械拋光氧化物層。形成接觸。首先，用光刻和反應(yīng)離子刻蝕等常規(guī)方法形成接觸孔，如圖9所示。具體地，接觸孔延伸到源漏區(qū)上，使硅化物區(qū)域暴露。之后，用導(dǎo)電材料填充接觸孔形成接觸 1017。所述導(dǎo)電材料可為但不限于Cu、Al、W、多晶硅和其他類似的導(dǎo)電材料。優(yōu)選地，還可形成接觸襯里層，如Ti、TiN或其組合，厚度可為1 lOnm。至此，形成了具有非對稱背柵區(qū)1011且采用共用接觸利用源區(qū)或漏區(qū)與來調(diào)節(jié)閾值電壓的SOI MOSFET (如圖10所示)， 能夠提高集成度，降低生產(chǎn)成本，同時進(jìn)一步提高閾值電壓調(diào)節(jié)效果，改善器件性能。
至此，形成了根據(jù)本發(fā)明實(shí)施例的一種半導(dǎo)體結(jié)構(gòu)，包括，SOI襯底，自上而下依次包括SOI層1004、第一氧化物埋層1003、接SOI層1002、第二氧化物埋層1001和襯底1000 ； 淺溝槽隔離，嵌于所述SOI襯底中，位于第二氧化物埋層1001上；柵極1013，位于所述SOI 襯底上；源漏區(qū)，位于所述柵極1013兩側(cè)；背柵區(qū)1011，接SOI層1002低電阻化后形成的區(qū)域，包括接SOI層1002中位于源區(qū)或漏區(qū)下方和柵極下方的區(qū)域；隔離介質(zhì)填充區(qū)，接SOI 層中位于漏區(qū)或源區(qū)下方的區(qū)域，與所述背柵區(qū)相鄰接；源漏區(qū)接觸1017。優(yōu)選地，本發(fā)明的半導(dǎo)體結(jié)構(gòu)還包括提升的源漏區(qū)，位于源漏區(qū)上。優(yōu)選地，還包括源漏暈環(huán)區(qū)和擴(kuò)展區(qū)。根據(jù)本發(fā)明的另一實(shí)施例，將接SOI層低電阻化后形成對稱背柵區(qū)1011'，如圖 11所示。具體地，首先，提供SOI襯底，之后，形成淺溝槽隔離，接著，對接SOI層進(jìn)行離子注入，形成低電阻化接SOI層，即形成背柵區(qū)。上述步驟中材料、工藝參數(shù)等參照本發(fā)明實(shí)施例及本領(lǐng)域技術(shù)人員所公知的工藝、方法等，在此不再贅述。該半導(dǎo)體結(jié)構(gòu)采用共用接觸利用源區(qū)或漏區(qū)與背柵區(qū)間的電容耦合來調(diào)節(jié)閾值電壓，制作工藝程序簡單，能夠提高集成度、降低生產(chǎn)成本。此外，非對稱背柵結(jié)構(gòu)設(shè)計能夠進(jìn)一步提高閾值電壓調(diào)節(jié)效果，改善器件性能。同時，可根據(jù)器件設(shè)計需要通過改變背柵區(qū)摻雜類型來進(jìn)一步改善閾值電壓調(diào)節(jié)效果。在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過現(xiàn)有技術(shù)中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。以上參照本發(fā)明的實(shí)施例對本發(fā)明予以了說明。但是，這些實(shí)施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。 不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括，SOI襯底，自上而下依次包括SOI層、第一氧化物埋層、接SOI層、第二氧化物埋層和襯底；淺溝槽隔離，嵌于所述SOI襯底中，位于所述第二氧化物埋層上；柵極，位于所述SOI襯底上；源漏區(qū)，位于所述柵極兩側(cè)；背柵區(qū)，接SOI層低電阻化后形成的區(qū)域；源漏區(qū)接觸；其特征在于所述背柵區(qū)至少包括接SOI層中位于源區(qū)或漏區(qū)下方和柵極下方的區(qū)域。
2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于接SOI層中位于漏區(qū)或源區(qū)下方的區(qū)域為隔離介質(zhì)填充區(qū)，與所述背柵區(qū)相鄰接。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于還包括提升的源漏區(qū)，位于所述源漏區(qū)上。
4.一種半導(dǎo)體結(jié)構(gòu)制造方法，其特征在于，包括提供SOI襯底，自上而下依次包括SOI層、第一氧化物埋層、接SOI層、第二氧化物埋層、襯底；制作淺溝槽隔離，嵌于所述SOI襯底中，位于所述第二氧化物埋層上；將接SOI層低電阻化，形成背柵區(qū)；在所述SOI襯底上形成柵極和位于所述柵極兩側(cè)的源漏區(qū)；所述背柵區(qū)至少包括接SOI層中位于源區(qū)或漏區(qū)下方，和柵極下方的區(qū)域；形成源漏區(qū)接觸。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，形成所述背柵區(qū)的步驟包括進(jìn)行η型或 P型摻雜，摻雜濃度在IO18 IO21CnT3范圍內(nèi)。
6.根據(jù)權(quán)利要求4所述的方法，其特征在于在所述接SOI層位于漏區(qū)或源區(qū)下方的區(qū)域形成隔離介質(zhì)填充區(qū)，與所述背柵區(qū)相鄰接。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，形成所述隔離介質(zhì)填充區(qū)的步驟包括 在制作淺溝槽隔離之前，對接SOI層的部分區(qū)域進(jìn)行η型重?fù)诫s；形成淺隔離溝槽，使所述η型重?fù)诫s區(qū)一側(cè)暴露； 去除所述η型重?fù)诫s區(qū)域； 填充隔離介質(zhì)。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，形成η型重?fù)诫s區(qū)域的步驟包括進(jìn)行As 或P離子注入。
9.根據(jù)權(quán)利要求7所述的方法，其特征在于所述摻雜濃度大于1018cnT3。
10.根據(jù)權(quán)利要求4所述的方法，其特征在于在所述源漏區(qū)之上形成提升源漏區(qū)。
全文摘要
本申請公開了一種半導(dǎo)體結(jié)構(gòu)及其制造方法。本發(fā)明的半導(dǎo)體結(jié)構(gòu)采用共用接觸，即源區(qū)接觸或漏區(qū)接觸，利用源區(qū)或漏區(qū)與背柵區(qū)間的電容耦合來調(diào)節(jié)閾值電壓，簡化了制作工藝程序，能夠提高集成度、降低生產(chǎn)成本。此外，非對稱背柵結(jié)構(gòu)設(shè)計，以及根據(jù)需要改變背柵區(qū)摻雜類型能夠進(jìn)一步提高閾值電壓調(diào)節(jié)效果，改善器件性能。
文檔編號H01L21/336GK102479822SQ20101057435
公開日2012年5月30日 申請日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者尹海洲, 朱慧瓏, 梁擎擎, 駱志炯 申請人:中國科學(xué)院微電子研究所