專利名稱：晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造領(lǐng)域，尤其涉及晶體管及其制造方法。
背景技術(shù)：
通常，集成電路包含形成在襯底上的NMOS (η型金屬-氧化物-半導(dǎo)體)晶體管和 PMOS (ρ型金屬-氧化物-半導(dǎo)體)晶體管的組合。集成電路的性能與其所包含的晶體管的性能有直接關(guān)系。因此，希望提高晶體管的驅(qū)動(dòng)電流以增強(qiáng)其性能。美國(guó)專利申請(qǐng)No. 2010010381068105Α公開(kāi)了一種晶體管，在該晶體管的溝道區(qū)與源/漏區(qū)之間形成位錯(cuò)，這種位錯(cuò)產(chǎn)生拉應(yīng)力，該拉應(yīng)力提高了溝道中的電子遷移率，由此晶體管的驅(qū)動(dòng)電流得以增加。圖12a_12c示出了這種位錯(cuò)的形成。在圖12a中，對(duì)已經(jīng)形成了柵極電介質(zhì)2和柵極3的半導(dǎo)體襯底1進(jìn)行硅注入，從而形成非晶區(qū)域，如圖中陰影部分所示。在圖12b中，對(duì)該半導(dǎo)體襯底1進(jìn)行退火，使得非晶區(qū)域再結(jié)晶，在再結(jié)晶過(guò)程中，水平方向和豎直方向上的兩個(gè)不同的晶體生長(zhǎng)前端相遇，如圖中箭頭所示，從而形成了圖12c所示的位錯(cuò)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種晶體管以及一種晶體管的制造方法。本發(fā)明的制造晶體管的方法包括如下步驟在半導(dǎo)體襯底上形成柵極電介質(zhì)；在所述柵極電介質(zhì)上形成柵極；對(duì)位于所述襯底中且分別在所述柵極兩側(cè)的所述半導(dǎo)體襯底的第一區(qū)和第二區(qū)進(jìn)行第一離子注入步驟，該第一離子注入步驟的注入深度為第一深度；在該第一離子注入步驟之后進(jìn)行退火，使得在所述第一區(qū)和第二區(qū)中均形成位
T曰；對(duì)所述第一區(qū)和第二區(qū)之一或二者執(zhí)行第二離子注入步驟，該第二離子注入步驟的注入深度為第二深度，該第二深度小于第一深度；以及在該第二離子注入步驟之后進(jìn)行退火，使得在所述第一區(qū)和第二區(qū)中均形成位
T曰O根據(jù)本發(fā)明的晶體管制造方法，通過(guò)在源區(qū)和漏區(qū)進(jìn)行不同深度的非晶化-結(jié)晶步驟，能夠毗鄰溝道區(qū)形成更多的位錯(cuò)，更多的位錯(cuò)可導(dǎo)致更多的拉應(yīng)力作用于溝道，從而使增強(qiáng)溝道區(qū)的電子遷移率成為可能。本發(fā)明的晶體管包括半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底上的柵極電介質(zhì)；形成在所述柵極電介質(zhì)上的柵極；位于所述柵極電介質(zhì)下方的溝道區(qū)；
位于所述半導(dǎo)體襯底中、且分別在所述溝道區(qū)兩側(cè)的源區(qū)和漏區(qū)，其中至少所述源區(qū)和漏區(qū)之一包含毗鄰所述溝道區(qū)、在垂直于所述半導(dǎo)體襯底的表面的方向上排列的一組位錯(cuò)，該組位錯(cuò)包含至少兩個(gè)位錯(cuò)。根據(jù)本發(fā)明的晶體管由于毗鄰溝道區(qū)具有更多的位錯(cuò)，因此作用在溝道區(qū)的拉應(yīng)力可以得到增強(qiáng)，溝道區(qū)的電子遷移率也可以得以進(jìn)一步增加。本發(fā)明的其它方面和優(yōu)點(diǎn)將在以下結(jié)合附圖更詳細(xì)地描述。


圖1示出了根據(jù)本發(fā)明第一實(shí)施方式的晶體管的示意圖。圖加-d是根據(jù)本發(fā)明的第一實(shí)施方式制造晶體管的方法步驟的示意3示出了根據(jù)本發(fā)明的第二實(shí)施方式的晶體管的示意圖。圖4示出了根據(jù)本發(fā)明的第二實(shí)施方式的晶體管的制造方法的步驟之一的示意圖。圖5示出根據(jù)本發(fā)明的第三實(shí)施方式的變型的晶體管的示意圖。圖6示出了根據(jù)本發(fā)明的第四實(shí)施方式的晶體管的制造方法的步驟之一的示意圖。圖7示出了根據(jù)本發(fā)明的第四實(shí)施方式的晶體管的示意圖。圖8示出了根據(jù)本發(fā)明的第四實(shí)施方式的一個(gè)變型的晶體管的制造方法的步驟之一的示意圖。圖9示出了根據(jù)本發(fā)明的第四實(shí)施方式的一個(gè)變型的晶體管的示意圖。圖10示出了根據(jù)本發(fā)明的第四實(shí)施方式的另一個(gè)變型的晶體管的制造方法的步驟之一的示意圖。圖11示出了根據(jù)本發(fā)明的第四實(shí)施方式的另一個(gè)變型的晶體管的示意圖。圖Ih-C示出了現(xiàn)有技術(shù)中位錯(cuò)的形成。
具體實(shí)施例方式以下結(jié)合附圖描述本發(fā)明的優(yōu)選實(shí)施例。附圖是示意性的并未按比例繪制，且只是為了說(shuō)明本發(fā)明的實(shí)施例而并不意圖限制本發(fā)明的保護(hù)范圍。貫穿附圖相同的附圖標(biāo)記表示相同或相似的部件。為了使本發(fā)明的技術(shù)方案更加清楚，本領(lǐng)域熟知的工藝步驟及器件結(jié)構(gòu)在此省略。<第一實(shí)施方式>圖1示出了根據(jù)本發(fā)明第一實(shí)施方式的晶體管的示意圖。如圖1所示，晶體管100 包括半導(dǎo)體襯底102、形成在所述半導(dǎo)體襯底102上的柵極電介質(zhì)104、形成在所述柵極電介質(zhì)104上的柵極106、分別位于柵極106兩側(cè)的源區(qū)108和漏區(qū)110、以及溝道區(qū)112，所述溝道區(qū)112位于源區(qū)108和漏區(qū)110之間且在柵極電介質(zhì)104下方。在圖1所示的晶體管100中，所述源區(qū)108和漏區(qū)110都包含毗鄰所述溝道區(qū)112、在垂直于所述半導(dǎo)體襯底的表面的方向上排列的一組位錯(cuò)，每組位錯(cuò)包含兩個(gè)位錯(cuò)101。所述位錯(cuò)對(duì)溝道區(qū)112施加拉應(yīng)力(如圖中箭頭所示)，這種拉應(yīng)力使得溝道區(qū)的電子遷移率增加。相比于現(xiàn)有技術(shù)，本發(fā)明毗鄰溝道區(qū)形成了更多數(shù)量的位錯(cuò)，使得作用于溝道區(qū)112的拉應(yīng)力得以增強(qiáng)，從而進(jìn)一步提高溝道區(qū)112的電子遷移率成為可能。此外，晶體管100還包括形成在柵極電介質(zhì)104和柵極106側(cè)面的側(cè)墻以及源極和漏極接觸等，由于這些結(jié)構(gòu)對(duì)于本領(lǐng)域技術(shù)人員而言是熟知的，因此并未在附圖中示出以及詳細(xì)描述。接下來(lái)，參照?qǐng)D加-d描述根據(jù)第一實(shí)施方式的晶體管制造方法。如圖加所示，在半導(dǎo)體襯底102上形成柵極電介質(zhì)104和柵極106。接下來(lái)，如圖 2b所示，對(duì)位于所述半導(dǎo)體襯底102中且分別在所述柵極106兩側(cè)的所述半導(dǎo)體襯底的第一區(qū)108和第二區(qū)110進(jìn)行第一離子注入步驟，由此在所述第一區(qū)108和第二區(qū)110中形成非晶區(qū)，如圖中陰影部分所示，該第一離子注入步驟的注入深度為第一深度dl。所述第一區(qū)108和第二區(qū)110分別是要形成晶體管的源和漏的區(qū)域，或者分別是已經(jīng)通過(guò)執(zhí)行離子注入形成了晶體管的源和漏的區(qū)域。在圖2b所示的步驟之后執(zhí)行退火，使得非晶區(qū)再結(jié)晶。在再結(jié)晶過(guò)程中，不同的晶體生長(zhǎng)前端相遇，從而在所述第一區(qū)108和第二區(qū)110中形成位錯(cuò)，如圖2c所示，所述位錯(cuò)毗鄰位于所述柵極電介質(zhì)104下方的要形成導(dǎo)電溝道的區(qū)域。接下來(lái)，對(duì)圖2c所示的結(jié)構(gòu)進(jìn)行第二離子注入步驟，以形成非晶區(qū)，如圖2d所示， 該第二離子注入步驟的注入深度為第二深度d2，d2小于dl。可以通過(guò)調(diào)節(jié)離子注入能量和劑量來(lái)控制離子注入深度。然后，對(duì)圖2d所示的結(jié)構(gòu)進(jìn)行退火，從而得到如圖1所示的結(jié)構(gòu)。〈第二實(shí)施方式〉圖3示出了根據(jù)本發(fā)明的第二實(shí)施方式的晶體管的示意圖。圖3所示晶體管200 與圖ι所示晶體管100的區(qū)別在于，所述源區(qū)108和漏區(qū)110中的每一個(gè)均包括毗鄰溝道區(qū)112、在垂直于半導(dǎo)體襯底102的表面的方向上排列的一組三個(gè)位錯(cuò)。相應(yīng)地，與制造晶體管100的方法相比較，本實(shí)施方式中制造晶體管200的方法還包括對(duì)所述第一區(qū)108和第二區(qū)110執(zhí)行第三離子注入步驟，該第三離子注入的深度d3小于上述第二深度d2，如圖4所示。雖然圖3示出了源區(qū)108和漏區(qū)110中的每組位錯(cuò)包括三個(gè)位錯(cuò)。但是本發(fā)明不限于此，源區(qū)108和漏區(qū)110中的每組位錯(cuò)還可以包括更多的位錯(cuò)，相應(yīng)地，通過(guò)執(zhí)行更多個(gè)注入深度不同的離子注入步驟來(lái)形成所述更多的位錯(cuò)，其中在后離子注入步驟的注入深度小于先前離子注入步驟的注入深度。根據(jù)本實(shí)施方式，可以根據(jù)需要毗鄰溝道區(qū)形成更多數(shù)目的位錯(cuò)，更進(jìn)一步增強(qiáng)了作用于溝道區(qū)的拉應(yīng)力，相應(yīng)地，溝道區(qū)的電子遷移率進(jìn)一步增加也成為可能。<第三實(shí)施方式>盡管在以上對(duì)第一實(shí)施方式和第二實(shí)施方式的描述中，在晶體管的源區(qū)和漏區(qū)中位錯(cuò)是對(duì)稱的，但是本發(fā)明不限于此，可以通過(guò)在任一次離子注入步驟之前利用掩膜層將第一區(qū)和第二區(qū)中的一個(gè)完全覆蓋而僅對(duì)其中的另一個(gè)執(zhí)行離子注入，從而在源區(qū)108和漏區(qū)110中不對(duì)稱地形成位錯(cuò)。例如，在執(zhí)行第二離子注入步驟之前，在第一區(qū)108而不在第二區(qū)110上形成掩膜層，從而不對(duì)第一區(qū)108執(zhí)行第二離子注入步驟。這樣，在所得到的晶體管200a中，第一區(qū)108僅包含一個(gè)位錯(cuò)，而第二區(qū)110包含在垂直于半導(dǎo)體襯底102 的表面的方向上排列的一組兩個(gè)位錯(cuò)，如圖5所示。
〈第四實(shí)施方式〉本實(shí)施方式中的晶體管制造方法與前述第一實(shí)施方式和第二實(shí)施方式所述的方法的不同之處在于，可以選擇在所述離子注入步驟中的一個(gè)或多個(gè)之前，在所述第一區(qū)108 和第二區(qū)110中的至少一個(gè)上選擇性地形成掩膜層，以覆蓋其一部分并且在一個(gè)優(yōu)選實(shí)施例中使得其毗鄰所述柵極的部分暴露。作為一個(gè)非限制性的例子，除了執(zhí)行第一實(shí)施方式中的方法步驟之外，還在執(zhí)行第二離子注入步驟之前，在第二區(qū)110上形成覆蓋其一部分的掩模層114，圖6示出了在形成該掩膜層114后進(jìn)行第二離子注入步驟后所得到的結(jié)構(gòu)， 其中第二區(qū)110中被掩膜層114覆蓋的部分未被注入離子。對(duì)圖6的結(jié)構(gòu)進(jìn)行退火，從而得到圖7所示的晶體管300，雖然在圖7中仍然示出了掩膜層114，但實(shí)際上掩膜層114可以在退火之前已經(jīng)被除去。所述掩膜層可以是光刻膠層，或者是由諸如氧化硅和/或氮化硅的電介質(zhì)材料形成的硬掩膜層。而選擇性地形成硬掩膜層例如可以通過(guò)本領(lǐng)域熟知的光刻工藝實(shí)現(xiàn)。在所述離子注入步驟中的多個(gè)之前選擇性地形成掩膜層的情況下，每一次所形成的掩膜層的圖案可以相同或不同。在一個(gè)優(yōu)選方案中，所述掩膜層由諸如氧化硅和/或氮化硅的電介質(zhì)材料形成，這樣在掩膜層圖案相同時(shí)的退火過(guò)程中無(wú)需除去掩膜層，從而僅需執(zhí)行一次形成掩膜層的步驟。作為第四實(shí)施方式的一個(gè)變型，可以在所述離子注入步驟中的一個(gè)或多個(gè)之前， 在所述第一區(qū)108和第二區(qū)110中的至少一個(gè)上選擇性地形成掩膜層，以覆蓋其不相鄰的至少兩個(gè)部分。作為一個(gè)非限制性的例子，除了執(zhí)行第一實(shí)施方式中的方法步驟之外，還分別在執(zhí)行第一和第二離子注入步驟之前，在第一區(qū)108和第二區(qū)110上均形成覆蓋其不相鄰的兩個(gè)部分的掩模層114，而后進(jìn)行第一離子注入步驟，所得到的結(jié)構(gòu)如圖8所示。接下來(lái)，在不去除掩膜層114的情況下，執(zhí)行第二離子注入步驟及相應(yīng)的退火。注意，掩膜層 114在第一區(qū)108和第二區(qū)110上的位置可以是關(guān)于晶體管100的柵極106對(duì)稱的或不對(duì)稱的。圖9示出了該例子中最終形成的晶體管IOOa的示意圖。雖然在圖9中仍然示出了掩膜層114，但實(shí)際上掩膜層114可以在退火之前已經(jīng)被除去。在另一個(gè)非限制性的例子中，僅在第一區(qū)108和第二區(qū)110之一上形成覆蓋其不相鄰的兩個(gè)部分的掩模層114，而另一個(gè)上不形成掩膜層或者完全被掩膜層覆蓋。作為第四實(shí)施方式的又一個(gè)變型，可以在所述離子注入步驟中的一個(gè)或多個(gè)之前，在所述第一區(qū)108和第二區(qū)110中的一個(gè)上選擇性地形成掩膜層，以覆蓋其不相鄰的至少兩個(gè)部分，而在所述第一區(qū)108和第二區(qū)110中的另一個(gè)上選擇性地形成掩膜層，以覆蓋其一部分。作為一個(gè)非限制性的例子，除了執(zhí)行第一實(shí)施方式中的方法步驟之外，還在執(zhí)行第二離子注入步驟之前，在第一區(qū)108上形成覆蓋其一部分的掩膜層114，且在第二區(qū)110 上形成覆蓋其不相鄰的兩個(gè)部分的掩模層114，而后進(jìn)行第二離子注入步驟，所得到的結(jié)構(gòu)如圖10所示。圖11示出了該例子中最終得到的晶體管IOOb的示意圖。雖然在圖11中仍然示出了掩膜層114，但實(shí)際上掩膜層114可以在退火之前已經(jīng)被除去。由此，本實(shí)施方式中的晶體管在至少所述源區(qū)和漏區(qū)之一還含有至少另一個(gè)位錯(cuò)，該至少另一個(gè)位錯(cuò)相比于第一和第二實(shí)施方式中形成的位錯(cuò)更遠(yuǎn)離所述溝道區(qū)。將平行于襯底表面的方向規(guī)定為晶體管的橫向，將垂直于襯底表面的方向規(guī)定為晶體管的縱向。相比于第一、第二、第三實(shí)施方式，該第四實(shí)施方式及其變型除了可以在晶體管的縱向上得到更多的位錯(cuò)之外，還可以進(jìn)一步在晶體管的橫向上得到更多的位錯(cuò)，從而使得作用于溝道區(qū)的拉應(yīng)力(并且因此溝道區(qū)的電子遷移率)更進(jìn)一步增加成為可能。上述第一至四實(shí)施方式及其變型中的晶體管可以是NMOS晶體管。上述第一至四實(shí)施方式及其變型所述的晶體管制造方法中，所述半導(dǎo)體襯底可以包括NMOS器件區(qū)和PMOS器件區(qū)，其中僅在NMOS器件區(qū)執(zhí)行根據(jù)本發(fā)明的晶體管制造方法。上述第一至四實(shí)施方式及其變型中晶體管還可以包括位于所述源區(qū)108和漏區(qū) 110上方的半導(dǎo)體層(未示出)，該半導(dǎo)體層例如是Si、碳化硅、硅鍺或者鍺層，該半導(dǎo)體層使得所述位錯(cuò)不暴露于自由表面；晶體管的制造方法包括在進(jìn)行形成源和漏的摻雜步驟之后在源區(qū)和漏區(qū)上方形成所述半導(dǎo)體層。所述半導(dǎo)體層使得位錯(cuò)不暴露于自由表面，以防止由于錯(cuò)位暴露于自由表面而可能導(dǎo)致的拉應(yīng)力減小。在上述第一至四實(shí)施方式及其變型中，離子注入步驟中注入的離子例如可以是硅、鍺、磷、硼或砷中的一種或其組合。在上述第一至四實(shí)施方式及其變型中，退火溫度可以大于400°C，優(yōu)選為 5000C -9000C，退火時(shí)間可以為數(shù)秒至數(shù)分鐘。在上述第一至四實(shí)施方式及其變型中所描述的方法步驟之后，可以執(zhí)行本領(lǐng)域熟知的源區(qū)和漏區(qū)的摻雜、側(cè)墻形成以及源極/漏極接觸的形成等步驟，以形成完整的器件。盡管在上面的描述中，在形成位錯(cuò)之后再進(jìn)行形成源和漏的摻雜工藝，然而，本發(fā)明不限于此，可以在任何適當(dāng)?shù)碾A段形成所述位錯(cuò)，例如，可以在進(jìn)行形成源和漏的摻雜之后形成所述位錯(cuò)。此外，上文所描述的半導(dǎo)體襯底可以是Si襯底、SiGe襯底、SiC襯底、或III-V半導(dǎo)體襯底(例如，GaAs、GaN等等)。柵極電介質(zhì)可以使用Si02、Hf02、HfSi0、HfSi0N、HfTa0、 HfTiO, HfZr0,Al203> La2O3> ZrO2, LaAlO中的一種或其組合，柵極的材料可以選自Poly-Si、 Ti、Co、Ni、Al、W，上述金屬的合金或者金屬硅化物。以上通過(guò)示例性實(shí)施例描述了本發(fā)明的晶體管及制造晶體管的方法，然而，這并不意圖限制本發(fā)明的保護(hù)范圍。本領(lǐng)域技術(shù)人員可以想到的上述實(shí)施例的任何修改或變型都落入由所附權(quán)利要求限定的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種晶體管的制造方法，包括如下步驟在半導(dǎo)體襯底上形成柵極電介質(zhì)；在所述柵極電介質(zhì)上形成柵極；對(duì)位于所述襯底中且分別在所述柵極兩側(cè)的所述半導(dǎo)體襯底的第一區(qū)和第二區(qū)進(jìn)行第一離子注入步驟，該第一離子注入步驟的注入深度為第一深度；在該第一離子注入步驟之后進(jìn)行退火，使得在所述第一區(qū)和第二區(qū)中均形成位錯(cuò)；對(duì)所述第一區(qū)和第二區(qū)之一或二者執(zhí)行第二離子注入步驟，該第二離子注入步驟的注入深度為第二深度，該第二深度小于第一深度；以及在該第二離子注入步驟之后進(jìn)行退火，使得在所述第一區(qū)和第二區(qū)中均形成位錯(cuò)。
2.根據(jù)權(quán)利要求1所述的方法，其中在執(zhí)行所述第一離子注入步驟和第二離子注入步驟之一或二者之前，在所述第一區(qū)和第二區(qū)上方選擇性地形成掩膜層，使得至少所述第一區(qū)和第二區(qū)之一的一部分或多個(gè)部分被覆蓋，所述多個(gè)部分中相鄰的部分之間未被所述掩膜層覆蓋。
3.根據(jù)權(quán)利要求1所述的方法，所述半導(dǎo)體襯底包括NMOS器件區(qū)和PMOS器件區(qū)，其中僅在NMOS器件區(qū)內(nèi)執(zhí)行所述第一離子注入步驟和第二離子注入步驟以及相應(yīng)的退火。
4.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括對(duì)所述第一區(qū)和第二區(qū)之一或二者執(zhí)行至少一次另外的離子注入步驟，該至少一次另外的離子注入步驟的注入深度小于所述第二注入深度，并且執(zhí)行多次另外的離子注入步驟的情況下，在后的離子注入步驟的注入深度小于在前的離子注入步驟的注入深度；在該至少一次另外的離子注入步驟中的每一次之后進(jìn)行退火，以在所述第一區(qū)和第二區(qū)中形成位錯(cuò)。
5.根據(jù)權(quán)利要求4所述的方法，其中在所述第一離子注入步驟、第二離子注入步驟以及所述至少一次另外的離子注入步驟中的一個(gè)或多個(gè)之前，在所述第一區(qū)和第二區(qū)上方選擇性地形成掩膜層，使得至少所述第一區(qū)和第二區(qū)之一的一部分或多個(gè)部分被覆蓋，所述多個(gè)部分中相鄰的部分之間未被所述掩膜層覆蓋。
6.根據(jù)權(quán)利要求4所述的方法，所述半導(dǎo)體襯底包括NMOS器件區(qū)和PMOS器件區(qū)，其中僅在NMOS器件區(qū)內(nèi)執(zhí)行所述第一離子注入步驟、第二離子注入步驟、所述至少另一次離子注入步驟以及相應(yīng)的退火。
7.根據(jù)權(quán)利要求1-6之一所述的方法，其中所述位錯(cuò)對(duì)位于所述第一區(qū)和第二區(qū)之間的溝道區(qū)施加拉應(yīng)力，使得溝道區(qū)的電子遷移率增加。
8.根據(jù)權(quán)利要求1-6之一所述的方法，進(jìn)一步包括在所述第一區(qū)和第二區(qū)上方形成半導(dǎo)體層，以使得所述位錯(cuò)不暴露于自由表面。
9.根據(jù)權(quán)利要求1-6之一所述的方法，其中所述第一區(qū)和第二區(qū)分別是晶體管的源區(qū)和漏區(qū)，或者所述第一區(qū)和第二區(qū)分別是要形成晶體管的源區(qū)和漏區(qū)的區(qū)域。
10.根據(jù)權(quán)利要求1-6之一所述的方法，其中所述半導(dǎo)體襯底是Si襯底、SiGe襯底、 SiC襯底、GaAs襯底或GaN襯底。
11.一種晶體管，包括半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底上的柵極電介質(zhì)；亮眼睛形成在所述柵極電介質(zhì)上的柵極； 位于所述柵極電介質(zhì)下方的溝道區(qū)；位于所述半導(dǎo)體襯底中、且分別在所述溝道區(qū)兩側(cè)的源區(qū)和漏區(qū)， 其中至少所述源區(qū)和漏區(qū)之一包含毗鄰所述溝道區(qū)、在垂直于所述半導(dǎo)體襯底的表面的方向上排列的一組位錯(cuò)，該組位錯(cuò)包含至少兩個(gè)位錯(cuò)。
12.根據(jù)權(quán)利要求11所述的晶體管，其中至少所述源區(qū)和漏區(qū)之一還含有至少另一個(gè)位錯(cuò)，該至少另一個(gè)位錯(cuò)相比于所述第一組位錯(cuò)更遠(yuǎn)離所述溝道區(qū)。
13.根據(jù)權(quán)利要求11所述的晶體管，其中至少所述源區(qū)和漏區(qū)之一還含有在垂直于所述半導(dǎo)體襯底的表面的方向上排列的至少另一組位錯(cuò)，該至少另一組位錯(cuò)包含至少兩個(gè)位錯(cuò)，且相比于所述第一組位錯(cuò)更遠(yuǎn)離所述溝道區(qū)。
14.根據(jù)權(quán)利要求11-13中任一項(xiàng)所述的晶體管，其中所述位錯(cuò)對(duì)位于源區(qū)和漏區(qū)之間的溝道區(qū)施加拉應(yīng)力，使得所述溝道區(qū)的電子遷移率增加。
15.根據(jù)權(quán)利要求11-13中任一項(xiàng)所述的晶體管，其中所述晶體管為NMOS晶體管。
全文摘要
本發(fā)明涉及晶體管及其制造方法。本發(fā)明的晶體管包括半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底上的柵極電介質(zhì)；形成在所述柵極電介質(zhì)上的柵極；位于所述柵極電介質(zhì)下方的溝道區(qū)；位于所述半導(dǎo)體襯底中、且分別在所述溝道區(qū)兩側(cè)的源區(qū)和漏區(qū)，其中至少所述源區(qū)和漏區(qū)之一包含毗鄰所述溝道區(qū)、在垂直于所述半導(dǎo)體襯底的表面的方向上排列的一組位錯(cuò)，該組位錯(cuò)包含至少兩個(gè)位錯(cuò)。
文檔編號(hào)H01L29/78GK102468166SQ20101053206
公開(kāi)日2012年5月23日 申請(qǐng)日期2010年10月29日 優(yōu)先權(quán)日2010年10月29日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所