專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，尤其涉及一種用于封裝結(jié)構(gòu)的偽金屬設(shè)計(jì)。
背景技術(shù)：
現(xiàn)代的集成電路都在半導(dǎo)體芯片上形成，為了增加制造生產(chǎn)率以及降低制造成本，集成電路通常在半導(dǎo)體晶片上制造。每個(gè)半導(dǎo)體晶片含有許多相同的半導(dǎo)體芯片，于集成電路制造完成之后，從晶片分割出半導(dǎo)體芯片，并且在半導(dǎo)體芯片被使用前進(jìn)行封裝。在典型的封裝工藝中，首先，半導(dǎo)體芯片(也稱為裸片)被貼附至封裝基底上，包含將半導(dǎo)體芯片物理性地牢固在封裝基底上，以及將半導(dǎo)體芯片上的接合墊(bond pad) 與封裝基底上的接合墊連接，接著使用底部填膠，通常包括環(huán)氧樹脂，使得半導(dǎo)體芯片與封裝基底的接合更牢固。可使用倒裝芯片接合(flip-chip bonding)或打線接合(wire bonding)的方式，將半導(dǎo)體芯片與封裝基底接合，所完成的結(jié)構(gòu)稱為封裝組件。圖1顯示傳統(tǒng)的芯片的剖面示意圖，其包含基底10、電性連線8、鋁墊2、銅柱4以及焊錫區(qū)6。焊錫區(qū)6用于與封裝基底(未示出)接合，電性連線8則將銅柱4與位于基底 10表面的集成電路電性連接。在半導(dǎo)體芯片接合至封裝基底之后，連接半導(dǎo)體芯片與封裝基底的焊錫區(qū)常常會(huì)裂開，焊錫區(qū)會(huì)裂開是因?yàn)榘雽?dǎo)體芯片與封裝基底之間的熱膨脹系數(shù)不同所產(chǎn)生的應(yīng)力所引起，此外，半導(dǎo)體芯片與封裝基底的不同層之間的熱膨脹系數(shù)差異也會(huì)產(chǎn)生應(yīng)力。隨著封裝基底與半導(dǎo)體芯片的尺寸增加，其所產(chǎn)生的應(yīng)力也會(huì)隨之增加，應(yīng)力增加的結(jié)果會(huì)使得焊錫裂開的問題變得更嚴(yán)重，并且在半導(dǎo)體芯片的不同層之間會(huì)發(fā)生脫層現(xiàn)象，特別是，在半導(dǎo)體芯片的低介電常數(shù)介電層之間更容易發(fā)生脫層現(xiàn)象。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，依據(jù)一實(shí)施例，集成電路結(jié)構(gòu)包含半導(dǎo)體芯片，金屬墊在半導(dǎo)體芯片的主要表面上，以及凸塊下金屬層在金屬墊之上與金屬墊接觸，金屬凸塊形成于凸塊下金屬層之上與凸塊下金屬層電性連接，偽圖案形成在與金屬墊相同的水平面上，且由與金屬墊相同的金屬材料形成。其他實(shí)施例也揭示如下。一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體芯片；一鈍化層，設(shè)置于該半導(dǎo)體芯片的一主要表面上；多個(gè)金屬墊，設(shè)置于該鈍化層下方；多個(gè)凸塊下金屬層，每個(gè)凸塊下金屬層包括一第一部分設(shè)置于該鈍化層之上，以及一第二部分延伸至該鈍化層，與每一個(gè)金屬墊接觸； 多個(gè)金屬凸塊，每個(gè)金屬凸塊設(shè)置于所述多個(gè)凸塊下金屬層之上，與所述多個(gè)凸塊下金屬層中的一個(gè)接觸；以及多個(gè)偽圖案，分布在整個(gè)該半導(dǎo)體芯片中，其中所述多個(gè)偽圖案為設(shè)置在相同水平面上的平行偽金屬條，且由與所述多個(gè)金屬墊相同的材料制成。本發(fā)明對(duì)于改善芯片的可靠度具有顯著的效果。為了讓本發(fā)明的上述目的、特征、及優(yōu)點(diǎn)能更明顯易懂，以下配合所附附圖，作詳細(xì)說明如下



圖1顯示傳統(tǒng)半導(dǎo)體芯片的一部分的剖面示意圖； 圖2A及圖2B顯示依據(jù)一實(shí)施例，半導(dǎo)體芯片的剖面示意圖； 圖2C顯示在圖2A以及/或圖2B中所示的結(jié)構(gòu)的俯視圖； 圖3A至圖4B顯示依據(jù)其他實(shí)施例，半導(dǎo)體芯片的剖面示意圖與俯視圖。 其中，附圖標(biāo)記說明如下
6 焊錫區(qū)； 8 電性連線； 沈 內(nèi)連線結(jié)構(gòu)；26a 金屬線； 34 介電層； 35 額外的介電層
2 鋁墊；4 銅柱；
10、20 基底； M 有源電路； ^b、33 導(dǎo)孔； 30 金屬墊； (鈍化層)；38 凸塊下金屬層；40 金屬凸塊；40， 焊錫凸塊；46 焊錫層；50、50， 偽圖案； 52J4、55、57 底下的偽圖案； 100 芯片。
具體實(shí)施例方式以下詳述各實(shí)施例的制造與使用，然而，可以理解的是，這些實(shí)施例提供許多可應(yīng)用的發(fā)明概念，其可以在各種不同的特定背景中實(shí)施，在此所討論的特定實(shí)施例僅用于說明，并非用以限定揭示的范圍。依據(jù)一實(shí)施例，在半導(dǎo)體芯片中存在新的封裝結(jié)構(gòu)，接著，討論實(shí)施例的各種變化。在全部的說明實(shí)施例與各種示意圖中，使用相似的標(biāo)記來標(biāo)示相似的元件。圖2A顯示半導(dǎo)體芯片100的一部分，其也可以是晶片的一部分。芯片100包含基底20，有源電路M形成于其上。基底20可以是由常用的半導(dǎo)體材料所形成的半導(dǎo)體基底， 例如硅、硅鍺或類似的材料。有源電路M可包含互補(bǔ)式金屬氧化物半導(dǎo)體(CM0Q晶體管、 電阻器、電容器(未示出)，以及/或類似的電路。內(nèi)連線結(jié)構(gòu)26在有源電路M之上形成， 與部分的有源電路M內(nèi)連接，并連接有源電路M與上方的金屬層及焊錫凸塊。內(nèi)連線結(jié)構(gòu)沈包含多層金屬層，包括在多層介電層內(nèi)的金屬線26a與導(dǎo)孔這些介電層通常稱為金屬層間介電層(IMD)，在內(nèi)連線結(jié)構(gòu)沈內(nèi)的介電層可以是低介電常數(shù)介電層。金屬墊30在內(nèi)連線結(jié)構(gòu)沈之上形成，且可經(jīng)由內(nèi)連線結(jié)構(gòu)沈與有源電路M電性連接。金屬墊30可包含鋁，因此在以下描述中也稱為鋁墊30，雖然金屬墊30也可包含或由其他金屬材料形成，例如銅、銀、金、鎳、鎢、前述的合金，以及/或前述組合的多層結(jié)構(gòu)。在一實(shí)施例中，金屬墊30由鋁銅合金(AlCu)形成。介電層34在內(nèi)連線結(jié)構(gòu)沈之上形成，介電層34也可稱為鈍化層(passivation layer ；passivation-1)，可由介電材料形成，例如氧化硅(siliconoxide)、氮化硅 (silicon nitride)、未摻雜的硅玻璃(un-doped silicate glass ；USG)，以及 / 或前述組合的多層結(jié)構(gòu)。導(dǎo)孔33在介電層34內(nèi)形成，電性連接金屬墊30與內(nèi)連線結(jié)構(gòu)沈。在一實(shí)施例中，介電層34位于金屬墊30下方，在其他實(shí)施例中，介電層34可形成在與金屬墊30相同的水平面上。額外的介電層35(也稱為passivation-2)可在介電層34之上形成，凸塊下金屬層(under-bump metallurgies ；UBMs) 38在介電層35上形成，每個(gè)凸塊下金屬層38的一部分延伸至介電層35內(nèi)。介電層35可由聚亞酰胺(polyimide)或其他的介電材料形成，例如氧化硅(silicon oxide)、氮化硅(silicon nitride)，以及前述組合的多層結(jié)構(gòu)。金屬墊30可與凸塊下金屬層38物理性地接觸。在一實(shí)施例中，凸塊下金屬層38由復(fù)合層形成，包括鈦層以及在鈦層上的銅層。 在其他實(shí)施例中，凸塊下金屬層38可包含其他金屬層，例如鎳層或金層。凸塊下金屬層38 與其底下各自的金屬墊30的結(jié)合稱為凸塊墊結(jié)構(gòu)(bump pad structure) 0金屬凸塊40在凸塊下金屬層38之上形成，金屬凸塊40可借由在凸塊下金屬層38 之上形成光致抗蝕劑，將光致抗蝕劑圖案化(未示出)，以及電鍍金屬材料至圖案化光致抗蝕劑的開口內(nèi)而形成。金屬材料可包括銅，因此所形成的金屬凸塊40也稱為銅凸塊40，雖然金屬凸塊40也可以使用其他金屬制成。接著，可選擇性地將額外的其他層，例如鎳層(未示出)以及焊錫層46電鍍?cè)诿總€(gè)銅凸塊40之上。然后，將光致抗蝕劑移除，并使用濕蝕刻移除未被銅凸塊40覆蓋的凸塊下金屬層38。芯片100中還包括偽圖案(dummy pattern) 50形成在與金屬墊30相同的水平面上，偽圖案50與金屬墊30可以同時(shí)形成，并且可由相同的材料形成，例如AlCu。在一實(shí)施例中，偽圖案50與金屬墊30的形成包含全面性地沉積金屬層，然后進(jìn)行蝕刻工藝，蝕刻工藝可以是使用Cl2與BCl3(chloride)作為蝕刻劑的干蝕刻。偽圖案50可不具有電性功能， 并且可以不與基底20上的任何有源電路24，以及/或任何金屬凸塊40電性連接。在一實(shí)施例中，只有偽圖案50形成，在偽圖案50底下并沒有形成偽金屬圖案與偽圖案50連接。在其他實(shí)施例中，如圖2A所示，可形成額外的偽圖案，其可包含偽重分布導(dǎo)孔(dummy redistribution via) 52以及/或偽金屬線/墊Μ。額外偽圖案的形成可改善偽圖案50與介電層34及35的粘著力，并且可改善在芯片100內(nèi)的應(yīng)力重分布，使得區(qū)域應(yīng)力可以重新分布至芯片100中的較大區(qū)域。在其他實(shí)施例中，可以在偽金屬線/墊M底下形成更多的偽圖案陽及57，并且延伸至更下方的層間介電層內(nèi)。在其他實(shí)施例中，如圖2Β所示，使用焊錫凸塊40’取代銅凸塊40，形成或固定在凸塊下金屬層38上。同樣地，在圖3Α及圖4Α中，銅凸塊40也可以被焊錫凸塊40’置換。圖2C顯示依據(jù)一實(shí)施例，在圖2Α以及/或圖2Β中所示的結(jié)構(gòu)的一部分的俯視圖。 圖2Α及圖2Β所顯示的剖面示意圖可由圖2C中的平面剖面線2-2得到，為了簡化附圖，銅凸塊40與凸塊下金屬層38未示出。在俯視圖中，金屬墊30具有八邊形的形狀，然而金屬墊 30也可以有其他形狀，例如六邊形、正方形、圓形以及其他類似的形狀。偽圖案50的分布大抵上遍及整個(gè)芯片100，在一實(shí)施例中，如圖2C所示，偽圖案50可以是偽條(dummy strip) 的形式，由接近芯片100的一邊100_A延伸至接近一相對(duì)邊100_B，除非金屬墊30在偽圖案 50的溝道上形成，在此情況下，偽圖案50會(huì)斷裂成比較小的片段。因此，一些偽圖案50的長度Ll可能大于例如芯片100的個(gè)別長度L2的約50百分比或更多。在金屬墊30與偽圖案50之間的間隙S 1可能大于約2 μ m,或甚至大于約3 μ m,以避免偽圖案50與金屬墊30 發(fā)生短路。然而，可以理解的是，在說明書中所提及的尺寸僅作為示范用，并且可以改成其他適合的數(shù)值。在一示范性的實(shí)施例中，當(dāng)偽圖案50的寬度W介于約5 μ m至35 μ m之間時(shí)，平行的偽圖案50之間的間隙S2可約為10 μ m及20 μ m。因此，在芯片100中，包含所有的金屬墊30與偽圖案50的圖案密度可大于約50百分比，并且可介于約50百分比至80百
5分比之間。圖3A及圖:3B分別顯示依據(jù)另一實(shí)施例，半導(dǎo)體芯片100的剖面示意圖與俯視圖， 圖3A圖顯示圖;3B所示的結(jié)構(gòu)的一部分的剖面示意圖，其中圖3A所示的剖面示意圖是由圖 :3B中的平面剖面線3A-3A得到。除了偽圖案50具有不同的形狀之外，此實(shí)施例與圖2A-圖 2C所示的實(shí)施例相似。參閱圖:3B，在一實(shí)施例中，偽圖案50為正方形(或具有接近的長與寬的矩形)，其具有的長度以及/或?qū)挾冉橛诶缂s1 μ m至約5 μ m之間，然而不同的尺寸也可以使用。在金屬墊30與鄰近的偽圖案50之間的間隙Sl可大于約2 μ m,或甚至大于約 3 μ m0在一示范性的實(shí)施例中，鄰近的偽圖案50之間的間隙S2可約為2 μ m及3 μ m。因此，包含金屬墊30與偽圖案50的圖案密度可介于約20百分比至50百分比之間。再參閱圖3A，偽圖案52及M可以在偽圖案50底下形成或不形成。此外，因?yàn)閷娱g介電層可用于電性布線(electrical routing)，當(dāng)一些其他偽圖案(例如偽圖案50’ ) 可能不具有底下的偽圖案52以及/或M時(shí)，一些偽圖案50可具有底下的偽圖案52以及 /或M，其取決于是否有可利用的空間。圖4A及圖4B分別顯示依據(jù)另一實(shí)施例，半導(dǎo)體芯片100的剖面示意圖與俯視圖， 圖4A顯示圖4B所示的結(jié)構(gòu)的一部分的剖面示意圖，其中圖4A所示的剖面示意圖是由圖4B 中的平面剖面線4A-4A得到。參閱圖4B，偽圖案50可以是偽圖案保護(hù)物(dummy pattern shield)的形式，其圍繞芯片100中一個(gè)以上，以及可能全部的金屬墊30。在一實(shí)施例中， 只有一個(gè)連續(xù)的偽圖案50在芯片100內(nèi)形成，換言之，所有的偽圖案50或者大抵上在芯片 100內(nèi)所有的偽圖案50互相連接，形成一個(gè)連續(xù)的偽圖案。因此，偽圖案50的面積可大于芯片100面積的約80百分比。另一方面，金屬墊30可借由偽圖案50互相分開。在其他實(shí)施例中，在芯片100內(nèi)的偽圖案50只包含限定數(shù)量(例如小于約10)的偽圖案保護(hù)物，這些偽圖案保護(hù)物互相分開。在一實(shí)施例中，偽圖案50延伸至遍及大抵上整個(gè)的芯片100，偽圖案50中接近芯片100的一邊100_A的部分50_1可以與偽圖案50中接近芯片100的一相對(duì)邊100_B的部分50_2電性連接。此外，偽圖案50中接近芯片100的一角100_C的部分50_3可以與偽圖案50中接近芯片100的一相對(duì)角100_D的部分50_4電性連接。此外， 在金屬墊30與鄰近的部分偽圖案50之間的間隙Sl可能大于約2 μ m,或甚至大于約3 μ m。 在整個(gè)芯片100中，包含金屬墊30與偽圖案50的圖案密度可大于約90百分比。同樣地， 可以在偽圖案(偽圖案保護(hù)物)50底下形成多個(gè)偽圖案52與M。借由在與金屬墊30相同的水平面上形成偽圖案，可以改善芯片/晶片的可靠度， 這是因?yàn)閭螆D案50造成應(yīng)力重分布(stress-redistribution)的結(jié)果。可進(jìn)行許多實(shí)驗(yàn)來評(píng)估偽圖案對(duì)于個(gè)別芯片可靠度的影響，在第一群組與第二群組的樣品晶片中，分別依據(jù)圖2A與圖4A所示的結(jié)構(gòu)制成偽圖案，其中只形成偽圖案50，但是沒有形成偽圖案52與 M?？梢杂^察得到，第一群組與第二群組的樣品晶片的失效率都約為20百分比。然而，當(dāng)沒有形成偽圖案50時(shí)，在相同的測試條件下，芯片的失效率增加至約83百分比，此結(jié)果顯示偽圖案50對(duì)于改善芯片的可靠度具有顯著的效果。另外，第三群組的樣品芯片是依據(jù)圖4A所示的結(jié)構(gòu)制成，其具有偽圖案50、52及 M，可以觀察得到，第三群組的樣品芯片的失效率更降低至0百分比。雖然本發(fā)明已揭示優(yōu)選實(shí)施例如上，然其并非用以限定本發(fā)明，在本領(lǐng)域普通技術(shù)人員當(dāng)可了解，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動(dòng)與潤飾。因此，本發(fā)明
6的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括 一半導(dǎo)體芯片；一金屬墊，設(shè)置于該半導(dǎo)體芯片的一主要表面上；一凸塊下金屬層，設(shè)置于該金屬墊之上，與該金屬墊接觸；一金屬凸塊，設(shè)置于該凸塊下金屬層之上，與該凸塊下金屬層電性連接；以及一偽圖案，設(shè)置在與該金屬墊相同的水平面上，且由與該金屬墊相同的金屬材料制成。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中在該半導(dǎo)體芯片內(nèi)無金屬凸塊在該偽圖案之上形成，且無金屬凸塊與該偽圖案電性連接，其中該偽圖案與全部的金屬凸塊以及該半導(dǎo)體芯片內(nèi)的有源集成電路電性隔絕。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該金屬凸塊為銅凸塊或焊錫凸塊。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該偽圖案為偽金屬條，由接近該半導(dǎo)體芯片的一邊延伸至接近一相對(duì)邊。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該偽圖案包括一連續(xù)的偽金屬保護(hù)物，完全地圍繞多個(gè)金屬墊。
6.如權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中該連續(xù)的偽金屬保護(hù)物由該半導(dǎo)體芯片的一邊連續(xù)地延伸至一相對(duì)邊。
7.如權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中該連續(xù)的偽金屬保護(hù)物由該半導(dǎo)體芯片的一角連續(xù)地延伸至一相對(duì)角。
8.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一偽重分布導(dǎo)孔，設(shè)置于該偽圖案底下，與該偽圖案物理性地接觸；以及一偽金屬特征，設(shè)置于該偽重分布導(dǎo)孔底下，其中該偽金屬特征與該偽重分布導(dǎo)孔及該偽圖案電性連接。
9.一種集成電路結(jié)構(gòu)，包括 一半導(dǎo)體芯片；一鈍化層，設(shè)置于該半導(dǎo)體芯片的一主要表面上； 多個(gè)金屬墊，設(shè)置于該鈍化層下方；多個(gè)凸塊下金屬層，每個(gè)凸塊下金屬層包括一第一部分設(shè)置于該鈍化層之上，以及一第二部分延伸至該鈍化層，與每一個(gè)金屬墊接觸；多個(gè)金屬凸塊，每個(gè)金屬凸塊設(shè)置于所述多個(gè)凸塊下金屬層之上，與所述多個(gè)凸塊下金屬層中的一個(gè)接觸；以及多個(gè)偽圖案，分布在整個(gè)該半導(dǎo)體芯片中，其中所述多個(gè)偽圖案為設(shè)置在相同水平面上的平行偽金屬條，且由與所述多個(gè)金屬墊相同的材料制成。
10.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中在相同的水平面上，且由與該偽金屬保護(hù)物相同的材料形成的全部金屬特征的圖案密度大于90百分比。
全文摘要
本發(fā)明提供集成電路結(jié)構(gòu)，包括半導(dǎo)體芯片，金屬墊在半導(dǎo)體芯片的主要表面上，以及凸塊下金屬層在金屬墊之上與金屬墊接觸，金屬凸塊形成于凸塊下金屬層之上與凸塊下金屬層電性連接，偽圖案形成在與金屬墊相同的水平面上，且由與金屬墊相同的金屬材料形成。本發(fā)明對(duì)于改善芯片的可靠度具有顯著的效果。
文檔編號(hào)H01L23/58GK102208409SQ201010501849
公開日2011年10月5日 申請(qǐng)日期2010年9月30日 優(yōu)先權(quán)日2010年3月30日
發(fā)明者侯上勇, 劉醇鴻, 吳偉誠, 曾明鴻, 鄭心圃, 郭正錚, 陳志華, 陳承先, 魏修平 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司