專利名稱：P溝道jfet與雙極混合集成電路及制作工藝的制作方法
技術領域：
本發(fā)明涉及一種P溝道JFET與雙極混合集成電路及制作工藝，屬于半導體硅器件與集成電路制造技術領域。
背景技術：
集成電路分類方法多種多樣，若按結(jié)構(gòu)分則有單片集成電路和混合集成電路。單 片集成電路又分為雙極型、MOS集成電路。雙極集成電路是半導體集成電路中最早出現(xiàn)的 電路形式，這種電路采用的有源器件是雙極晶體管，雙極集成電路的特點是速度高、驅(qū)動能 力強，缺點是功耗較大，集成度相對較低?，F(xiàn)有混合集成電路為雙極-BiCMOS集成電路，同 時包括雙極和CMOS晶體管的集成電路為BiCMOS集成電路，這種集成電路除具有雙極集成 電路的上述優(yōu)點外，還具有CMOS集成電路的功耗低、抗干擾能力強和集成度高等優(yōu)勢。但 這種集成電路存在制作工藝復雜的缺點。申請人:檢索有關國內(nèi)外專利如H01L21/355關于“場效應晶體管(5)、 H01L21/227關于“具有PN結(jié)柵的(5)”、H01L21/70關于“由在一共用基片內(nèi)或其上形 成的多個固體組件組成的器件或其部件的制造或處理；集成電路器件或其部件的制造”、 H01L21/82關于“制造器件，如集成電路，每一個由許多元件組成〔2〕”、H01L21/8248關于 “雙極和場效應工藝的結(jié)合〔6〕”等有關專利。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種P溝道JFET與雙極混合集成電路及制作工藝，解決現(xiàn)有 混合集成電路存在制作工藝復雜的缺點，通過本發(fā)明實現(xiàn)既具有雙極集成電路的速度高、 驅(qū)動能力強的優(yōu)點，同時又具有高增益、低功耗、高阻抗、高電壓輸出的電路性能。本發(fā)明的目的是通過以下技術方案實現(xiàn)的，一種P溝道JFET與雙極混合集成電 路，包括普通雙極集成電路，其特征是，在雙極集成電路的同一硅片上設置通過鋁引線與雙 極集成電路相應電連接的P溝道JFET集成電路，雙極集成電路中的雙極NPN管與P溝道 JFET之間設置上隔離區(qū)、下隔離區(qū)彼此隔離。P溝道JFET的源電極和漏電極溝道之間的P型擴散層區(qū)兩端設置雙極NPN管的基 區(qū)擴散區(qū)和疊加的P阱深擴散區(qū)。P溝道JFET的P型的溝道是淺溝道。一種P溝道JFET與雙極混合集成電路制作工藝，包括雙極集成電路中雙極NPN 管、P溝道JFET的工藝流程，其特征是，在上隔離工序與注入工序之間依次實施包括P阱光 亥|J、P阱刻蝕、P阱氧化、P阱退火的P阱擴散工序；在P阱擴散工序之后實施雙極NPN管的 基區(qū)擴散工序；在基區(qū)去膠與基區(qū)退火之間依次實施包括低硼光刻、低硼注入、低硼去膠的 淺溝道工序；在發(fā)射極擴散的電容氧化與接觸孔光刻之間依次實施頂柵注入、頂柵退火的 淺結(jié)擴散工序。P溝道JFET的淺溝道P型雜質(zhì)區(qū)是由低濃度P型雜質(zhì)淺注入退火工藝和N型柵注入后的淺擴散工藝形成。P溝道JFET的最終溝道高度由結(jié)深更淺的頂柵擴散決定；頂柵擴散前的離子注入 是用高能注入條件下的薄氧化層掩蔽進行的，所需要的淺注入深度約等于該能量下離子直 接注入硅中深度減去氧化層厚度；頂柵高能離子注入也可增加底柵N區(qū)的濃度以提高底柵 控制的靈敏性。薄氧化層掩蔽所用的氧化層厚度有700 L 500 A。淺溝道注入用氧化層掩蔽。P溝道注入與擴散雜質(zhì)、P阱擴散雜質(zhì)與基區(qū)擴散雜質(zhì)都是硼。頂柵擴散雜質(zhì)為磷。本發(fā)明的有益效果是第一、采用本發(fā)明建立的“雙極晶體管與P溝道JFFT兼容制造的工藝流程”將雙 極管同P溝道JFET同時集成在一個硅片上。其次集成電路芯片中各元件的性能達到預定的要求，如得到了飽和漏電流Idss =5μΑ 15μΑ、溝道的寬長比W/L = 1 1、夾斷電SVp = 0.8 1.2V高性能的P溝道 JFET和與直流增益= 100-250、額定電壓Vceq彡30V的NPN管P溝道JFET與NPN管集 成兼容在同一硅片上。第三、采用本發(fā)明，在原有的雙極管集成制造工藝基礎上規(guī)范出雙極混合兼容 JFET工藝設計規(guī)則和雙極混合兼容JFET工藝的PCM管理規(guī)范。第四、本工藝優(yōu)點是在制作雙極部分的同時不需增加很多加工工藝即可得到JFET 和雙極器件共同的優(yōu)點，加工成本較雙極-互補MOS工藝(BI-CMOS)低很多。本發(fā)明實現(xiàn)了既具有雙極集成電路的速度高、驅(qū)動能力強的優(yōu)點，同時又具有高 增益、低功耗、高阻抗、高電壓輸出的電路性能。
圖1為本發(fā)明中同一硅片上雙極NPN管、P溝道JFET的結(jié)構(gòu)剖面示意圖；圖2為本發(fā)明中雙極NPN管兼容P溝道JFET的工藝流程圖。圖中，1 P型襯底，2 N型外延，3、4、5下隔離，6、7、8上隔離，9、10、11、12埋層，13 深磷，14 NPN管基區(qū)，15 NPN發(fā)射區(qū)，16 NPN管集電區(qū)電極，17 NPN管基區(qū)電極，18 NPN管 發(fā)射區(qū)電極，19 P型溝道，20 N型頂柵，21基區(qū)疊加擴散區(qū)，22 P阱擴散區(qū)，23 N型擴散 區(qū)，24、26頂柵電極，25源電極，27隔離接地電極，28漏電極，29隔離接地電極，2-A雙 極NPN管，2-B P溝道結(jié)型場效應管。
具體實施例方式結(jié)合附圖和實施例進一步說明本發(fā)明，本發(fā)明在同一硅片上具有雙極集成電路和P溝道JFET集成電路，如圖1所示，在雙極NPN管的雙極集成電路的同一硅片上設置與雙極 集成電路相應電連接的P溝道JFET集成電路，雙極集成電路中的雙極NPN管2-A與P溝道 JFET 2-B之間設置上隔離區(qū)6、7、8和下隔離區(qū)3、4、5彼此隔離。P溝道JFET的源電極25 和漏電極27溝道之間的P型擴散層兩端設置雙極NPN管的基區(qū)擴散區(qū)21和疊加的P阱深 擴散區(qū)22。共同疊加形成高擊穿的源-柵擊穿電壓和漏_柵擊穿電壓的結(jié)構(gòu)P溝道JFET的P型的溝道是淺溝道，寬度是由上、下兩個PN結(jié)之一的反向偏壓控制的，即由頂柵N擴散區(qū)20與淺的P型擴散區(qū)19的冶金學結(jié)與由N型外延層2-B與P型擴散區(qū)19的底柵冶金 學結(jié)加偏置電壓控制。本發(fā)明的工藝流程如圖2所示，為滿足相應結(jié)構(gòu)的需要，包括雙極集成電路中雙 極NPN管、P溝道JFET的工藝流程，為滿足相應結(jié)構(gòu)的需要，在上隔離工序與注入工序之間 依次實施包括P阱光刻、P阱刻蝕、P阱氧化、P阱退火的P阱擴散工序；在P阱擴散工序之 后實施雙極NPN管的基區(qū)擴散工序；在基區(qū)去膠與基區(qū)退火之間依次實施包括低硼光刻、 低硼注入、低硼去膠的淺溝道工序；在發(fā)射極擴散的電容氧化與接觸孔光刻之間依次實施 頂柵注入、頂柵退火的淺結(jié)擴散工序。P溝道JFET的淺溝道P型雜質(zhì)區(qū)19是由低濃度P型 雜質(zhì)淺注入退火工藝和N型柵20注入后的淺擴散工藝形成。P溝道JFET的最終溝道高度 由結(jié)深更淺的頂柵擴散決定；頂柵擴散前的離子注入是用高能注入條件下的薄氧化層掩蔽 進行的，所需要的淺注入深度約等于該能量下離子直接注入硅中深度減去氧化層厚度；頂 柵高能離子注入也可增加底柵N區(qū)的濃度以提高底柵控制的靈敏性。薄氧化層掩蔽所用的 氧化層厚度有700 k、500 Α。淺溝道注入用氧化層掩蔽。P溝道注入與擴散雜質(zhì)、P阱擴 散雜質(zhì)與基區(qū)擴散雜質(zhì)都是硼。頂柵擴散雜質(zhì)為磷。1)、當需要制作P溝道JFET同NPN管兼容集成在同一片硅片上以實現(xiàn)電子電路性 能要求時可實施本發(fā)明。采用本發(fā)明可以獲得高輸入阻抗、低工作電流、高頻特性好、擊穿 電壓有保證、高性能的兼容P溝道JFET。2)、所插入的三個工序段是根據(jù)對兼容P溝道JFET的參數(shù)特殊要求設計。實施時 根據(jù)最終擴散結(jié)深化濃度的要求，摻雜濃度高、結(jié)深深的擴散，如圖1所示，P阱擴散區(qū)22的 P阱擴散應該先行實施，濃度低的淺結(jié)擴散如P溝道擴散區(qū)19在深結(jié)擴散后實施。這樣可 以最大化避免后工序的弱高溫過程對前工序的強高溫過程的影響。3)、本發(fā)明的使用薄層二氧化硅掩蔽高能離子注入的辦法，適用于需要一定濃度 控制的淺結(jié)注入，二氧化硅層厚等效高能離子注入減去的深度，因而這是為得到薄層P溝 道的巧妙辦法，二氧化硅層厚本發(fā)明列用了兩個規(guī)而視具體情況可以用其他層厚的規(guī)范。4)、調(diào)節(jié)NPN管增益的工藝是常規(guī)的雙極晶體管的制管工藝；而調(diào)節(jié)P溝道JFET 溝道高度獲得所需要夾斷電壓的工藝類似于雙極管調(diào)節(jié)增益，需相機而行。
權(quán)利要求
一種P溝道JFET與雙極混合集成電路，包括普通雙極集成電路，其特征是，在雙極集成電路的同一硅片上設置通過鋁引線與雙極集成電路相應電連接的P溝道JFET集成電路，雙極集成電路中的雙極NPN管與P溝道JFET之間設置上隔離區(qū)、下隔離區(qū)彼此隔離。
2.根據(jù)權(quán)利要求1所述的P溝道JFET與雙極混合集成電路，其特征是，P溝道JFET的 源電極和漏電極溝道之間的P型擴散層區(qū)兩端設置雙極NPN管的基區(qū)擴散區(qū)和疊加的P阱 深擴散區(qū)。
3.根據(jù)權(quán)利要求1所述的P溝道JFET與雙極混合集成電路，其特征是，P溝道JFET的 P型的溝道是淺溝道。
4. 一種P溝道JFET與雙極混合集成電路制作工藝，包括雙極集成電路中雙極NPN管、 P溝道JFET的工藝流程，其特征是，在上隔離工序與注入工序之間依次實施包括P阱光刻、 P阱刻蝕、P阱氧化、P阱退火的P阱擴散工序；在P阱擴散工序之后實施雙極NPN管的基區(qū) 擴散工序；在基區(qū)去膠與基區(qū)退火之間依次實施包括低硼光刻、低硼注入、低硼去膠的淺溝 道工序；在發(fā)射極擴散的電容氧化與接觸孔光刻之間依次實施頂柵注入、頂柵退火的淺結(jié) 擴散工序。
5.根據(jù)權(quán)利要求4所述的P溝道JFET與雙極混合集成電路制作工藝，其特征是，P溝 道JFET的淺溝道P型雜質(zhì)區(qū)是由低濃度P型雜質(zhì)淺注入退火工藝和N型柵注入后的淺擴 散工藝形成。
6.根據(jù)權(quán)利要求4所述的P溝道JFET與雙極混合集成電路制作工藝，其特征是，P溝 道JFET的最終溝道高度由結(jié)深更淺的頂柵擴散決定；頂柵擴散前的離子注入是用高能注 入條件下的薄氧化層掩蔽進行的，所需要的淺注入深度約等于該能量下離子直接注入硅中 深度減去氧化層厚度；頂柵高能離子注入也可增加底柵N區(qū)的濃度以提高底柵控制的靈敏 性。
7.根據(jù)權(quán)利要求6所述的P溝道JFET與雙極混合集成電路制作工藝，其特征是，薄氧 化層掩蔽所用的氧化層厚度有700 L 500 L
8.根據(jù)權(quán)利要求4所述的P溝道JFET與雙極混合集成電路制作工藝，其特征是，淺溝 道注入用氧化層掩蔽。
9.根據(jù)權(quán)利要求4所述的P溝道JFET與雙極混合集成電路制作工藝，其特征是，P溝 道注入與擴散雜質(zhì)、P阱擴散雜質(zhì)與基區(qū)擴散雜質(zhì)都是硼。
10.根據(jù)權(quán)利要求4所述的P溝道JFET與雙極混合集成電路的制作工藝，其特征是，頂 柵擴散雜質(zhì)為磷。
全文摘要
本發(fā)明涉及一種P溝道JFET與雙極混合集成電路及制作工藝，屬于半導體硅器件與集成電路制造技術領域，主要特點是在雙極集成電路的同一硅片上設置通過鋁引線與雙極集成電路相應電連接的P溝道JFET集成電路，雙極集成電路中的雙極NPN管與P溝道JFET之間設置上隔離區(qū)、下隔離區(qū)彼此隔離，采用P-阱深擴散技術、低硼注入與以氧化層掩蔽高能離子淺注入頂柵共同形成的淺溝道制作技術以及適當?shù)墓に囌{(diào)控制成了所需求的兼容混合集成的p溝道JFET，本發(fā)明實現(xiàn)了既具有雙極集成電路的速度高、驅(qū)動能力強的優(yōu)點，同時又具有高增益、低功耗、高阻抗、高電壓輸出的電路性能。
文檔編號H01L21/8249GK101819950SQ201010156890
公開日2010年9月1日 申請日期2010年4月16日 優(yōu)先權(quán)日2010年4月16日
發(fā)明者雷必慶, 魏守國 申請人:揚州晶新微電子有限公司