專利名稱：應(yīng)變半導(dǎo)體溝道形成方法和半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤 其涉及半導(dǎo)體器件及其制造方法，更具體地，涉及一種應(yīng)變半導(dǎo)體溝道形成方法以及利用所述方法制造出的半導(dǎo)體器件。
背景技術(shù)：
在SiGe半導(dǎo)體器件中，大量采用了設(shè)置在SiGe弛豫層上的拉應(yīng)變Si層結(jié)構(gòu)。通常，SiGe弛豫層的組成以SihGex的形式表示，χ e
。圖IA示出了設(shè)置在SiGe弛豫層上的拉應(yīng)變Si層結(jié)構(gòu)的原子晶格示意圖，圖IB 示出了設(shè)置在SiGe弛豫層上的拉應(yīng)變Si層結(jié)構(gòu)的能級結(jié)構(gòu)。如圖IB所示，由于拉應(yīng)變Si 層中較大的雙軸拉應(yīng)力，拉應(yīng)變Si層中的導(dǎo)帶低于SiGe弛豫層中的導(dǎo)帶。根據(jù)這種結(jié)構(gòu)， 在拉應(yīng)變Si層中將獲得非常高的電子面內(nèi)遷移率。圖2A和圖2B示出了應(yīng)變對空穴遷移率的影響的理論研究結(jié)果，參見K. Sawano等 Applied Physics Letters (第 87 卷，第 192102 頁，2005 年)。以上研究表明，SiGe 上 Ge 溝道中的壓應(yīng)變有助于提高空穴遷移率。圖3A、3B和3C分別示出了三種傳統(tǒng)的應(yīng)變Si溝道形成方法，圖3A示出了應(yīng)變Si/體SiGe MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)結(jié)構(gòu)，圖3B示出了 SGOI (SiGe-On-Insulator)MOSFET 結(jié)構(gòu)，圖 3C 示出了 SSDOI (Strained Si Directly On Insulator) MOSFET 結(jié)構(gòu)。但是，在傳統(tǒng)的Si溝道形成方法中，在器件制造工藝(例如，淺溝槽隔離(STI)、 柵極形成等)之前，必須先在SiGe層(或埋層氧化物)上形成應(yīng)變Si覆層。這也導(dǎo)致了傳統(tǒng)的Si溝道形成方法存在以下問題(1)在器件制造工藝期間，應(yīng)變Si覆層可能受到損耗，例如，STI工藝中的墊氧化處理、柵極形成工藝前的犧牲氧化處理、多種濕法化學(xué)清洗處理等，都可能導(dǎo)致應(yīng)變Si覆層發(fā)生損耗；(2)應(yīng)變Si覆層在高溫步驟中可能發(fā)生弛豫(應(yīng)力被釋放)，例如，用于激活源極/漏極摻雜劑的退火處理可能會導(dǎo)致應(yīng)變Si覆層中的應(yīng)力被釋放。

發(fā)明內(nèi)容
考慮到傳統(tǒng)工藝的上述缺陷，本發(fā)明提出了一種應(yīng)變半導(dǎo)體溝道形成方法，其中在去除偽柵之后，形成應(yīng)變半導(dǎo)體溝道(包含拉應(yīng)變Si層的溝道和包含壓應(yīng)變Ge層的溝道)，從而避免了應(yīng)變半導(dǎo)體溝道暴露于高溫的源極/漏極退火處理，而且由于減少了應(yīng)變半導(dǎo)體溝道所要經(jīng)歷的處理步驟，避免了應(yīng)變半導(dǎo)體材料的損耗，同時，可以更好地保持溝道中的應(yīng)力。根據(jù)本發(fā)明的應(yīng)變半導(dǎo)體溝道形成方法，在SiGe襯底上集成了拉應(yīng)變Si層和壓應(yīng)變Ge層。拉應(yīng)變Si層能夠提高NMOS晶體管中的電子遷移率，而壓應(yīng)變Ge層則能夠提高PMOS晶體管中的空穴遷移率，從而可以在包括NMOS晶體管和PMOS晶體管的半導(dǎo)體器件中提供雙應(yīng)變(拉應(yīng)變和壓應(yīng)變)。此外，本發(fā)明還提出了一種利用所述方法制造出的半導(dǎo)體器件。
根據(jù)本發(fā)明的一個方面，提出了一種應(yīng)變半導(dǎo)體溝道的形成方法，包括以下步驟 在半導(dǎo)體襯底上形成SiGe弛豫層；在所述SiGe弛豫層上形成包括NMOS晶體管和PMOS晶體管的半導(dǎo)體結(jié)構(gòu)，所述NMOS晶體管和PMOS晶體管分別包括由電介質(zhì)和偽柵構(gòu)成的偽柵疊層；去除所述偽柵疊層，以形成開口 ；以及在所述NMOS晶體管的開口中形成拉應(yīng)變外延層，以及在所述PMOS晶體管的開口中形成壓應(yīng)變外延層。優(yōu)選地，形成 所述拉應(yīng)變外延層的材料在馳豫狀態(tài)下的晶格常數(shù)小于所述SiGe 弛豫層的晶格常數(shù)，并且，形成所述壓應(yīng)變外延層的材料在馳豫狀態(tài)下的晶格常數(shù)大于所述SiGe弛豫層的晶格常數(shù)。優(yōu)選地，形成所述拉應(yīng)變外延層的材料和形成所述壓應(yīng)變外延層的材料都包括 SiGe，所述拉應(yīng)變外延層中的Ge原子百分比小于所述SiGe弛豫層中的Ge原子百分比，并且，所述壓應(yīng)變外延層中的Ge原子百分比大于所述SiGe弛豫層中的Ge原子百分比。優(yōu)選地，形成所述拉應(yīng)變外延層的材料是Si，形成所述壓應(yīng)變外延層的材料是
Ge0優(yōu)選地，形成所述拉應(yīng)變外延層的材料包括Si :C。優(yōu)選地，形成拉應(yīng)變外延層和壓應(yīng)變外延層的步驟包括形成掩模并執(zhí)行光刻，覆蓋PMOS晶體管側(cè)的所述開口，而暴露出NMOS晶體管側(cè)的所述開口 ；在所述開口中執(zhí)行選擇性拉應(yīng)變材料外延生長，形成所述拉應(yīng)變外延層；形成掩模并執(zhí)行光刻，覆蓋NMOS晶體管側(cè)的所述開口，而暴露出PMOS晶體管側(cè)的所述開口 ；以及在所述開口中執(zhí)行選擇性壓應(yīng)變材料外延生長，形成所述壓應(yīng)變外延層。優(yōu)選地，在選擇性拉應(yīng)變材料和/或壓應(yīng)變材料外延生長之前，所述應(yīng)變半導(dǎo)體溝道形成方法還包括以下步驟在所述開口中，對所述SiGe弛豫層進行刻蝕，以刻蝕出用于拉應(yīng)變材料外延生長和/或壓應(yīng)變材料外延生長的空間。優(yōu)選地，在形成所述SiGe弛豫層的步驟中，還形成刻蝕停止層。優(yōu)選地，所述刻蝕停止層具有與所述SiGe弛豫層不同的Ge原子百分比。根據(jù)本發(fā)明的另一方面，提出了一種半導(dǎo)體器件，包括半導(dǎo)體襯底；SiGe弛豫層，位于所述半導(dǎo)體襯底上；NMOS晶體管，位于所述SiGe弛豫層上；和PMOS晶體管，位于所述SiGe弛豫層上，其中，所述NMOS晶體管包括拉應(yīng)變外延層，位于所述SiGe弛豫層上，或者嵌入在所述SiGe弛豫層中；以及所述NMOS晶體管包括壓應(yīng)變外延層，位于所述SiGe弛豫層上，或者嵌入在所述SiGe弛豫層中。優(yōu)選地，所述NMOS晶體管和所述PMOS晶體管都包括通過替代柵工藝形成的柵極疊層，所述柵極疊層由柵極和電介質(zhì)構(gòu)成。優(yōu)選地，形成所述拉應(yīng)變外延層的材料在馳豫狀態(tài)下的晶格常數(shù)小于所述SiGe 弛豫層的晶格常數(shù)，并且，形成所述壓應(yīng)變外延層的材料在馳豫狀態(tài)下的晶格常數(shù)大于所述SiGe弛豫層的晶格常數(shù)。優(yōu)選地，形成所述拉應(yīng)變外延層的材料和形成所述壓應(yīng)變外延層的材料都包括 SiGe，所述拉應(yīng)變外延層中的Ge原子百分比小于所述SiGe弛豫層中的Ge原子百分比，并且，所述壓應(yīng)變外延層中的Ge原子百分比大于所述SiGe弛豫層中的Ge原子百分比。優(yōu)選地，形成所述拉應(yīng)變外延層的材料是Si，形成所述壓應(yīng)變外延層的材料是
Ge0
優(yōu)選地，形成所述拉應(yīng)變外延層的材料包括Si C。 優(yōu)選地，所述SiGe弛豫層中還包括刻蝕停止層。優(yōu)選地，所述刻蝕停止層具有與所述SiGe弛豫層不同的Ge原子百分比。根據(jù)本發(fā)明，不必在器件制造工藝之前，先在SiGe層(或埋層氧化物)上形成拉應(yīng)變Si覆層和壓應(yīng)變Ge覆層，而是利用替代柵工藝，在去除替代柵之后，才形成應(yīng)變半導(dǎo)體層，從而避免了應(yīng)變半導(dǎo)體溝道暴露于高溫的源極/漏極退火處理，而且由于減少了應(yīng)變半導(dǎo)體溝道所要經(jīng)歷的處理步驟，避免了應(yīng)變半導(dǎo)體材料的損耗，同時，可以更好地保持溝道中的應(yīng)力。


通過下面結(jié)合

本發(fā)明的優(yōu)選實施例，將使本發(fā)明的上述及其它目的、特征和優(yōu)點更加清楚，其中圖IA示出了設(shè)置在SiGe弛豫層上的拉應(yīng)變Si層結(jié)構(gòu)的原子晶格示意圖；圖IB示出了設(shè)置在SiGe弛豫層上的拉應(yīng)變Si層結(jié)構(gòu)的能級結(jié)構(gòu)；圖2A和圖2B示出了應(yīng)變對空穴遷移率的影響的理論研究結(jié)果；圖3A、3B和3C分別示出了三種傳統(tǒng)的應(yīng)變Si溝道形成方法；圖4 19是示出了本發(fā)明第一實施例所提出的半導(dǎo)體器件制造方法的各個步驟的示意圖，其中圖19示出了根據(jù)本發(fā)明第一實施例所提出的半導(dǎo)體器件制造方法制造完成的半導(dǎo)體器件；圖4 9和20 28是示出了本發(fā)明第二實施例所提出的半導(dǎo)體器件制造方法的各個步驟的示意圖，其中圖28示出了根據(jù)本發(fā)明第二實施例所提出的半導(dǎo)體器件制造方法制造完成的半導(dǎo)體器件。應(yīng)當(dāng)注意的是，本說明書附圖并非按照比例繪制，而僅為示意性的目的，因此，不應(yīng)被理解為對本發(fā)明范圍的任何限制和約束。在附圖中，相似的組成部分以相似的附圖標(biāo)號標(biāo)識。
具體實施例方式下面參照附圖對本發(fā)明的優(yōu)選實施例進行詳細說明，在描述過程中省略了對于本發(fā)明來說是不必要的細節(jié)和功能，以防止對本發(fā)明的理解造成混淆。第一實施例首先，參考圖19，對根據(jù)本發(fā)明第一實施例所提出的工藝制造的半導(dǎo)體器件進行詳細描述。圖19是示出了根據(jù)本發(fā)明第一實施例所提出的半導(dǎo)體器件制造方法制造完成的半導(dǎo)體器件的示意圖。如圖19所示，根據(jù)本發(fā)明第一實施例所提出的工藝制造的半導(dǎo)體器件主要包括 襯底300(Si晶片、SOI等)、SiGe弛豫層200(Ge原子％按照圖19所示從下到上的方向，從 20%變化至100% )、層間介電層250(厚度為15 50nm)、NMOS晶體管側(cè)和PMOS晶體管側(cè)，其中SiGe弛豫層200形成在襯底300上，層間介電層250沉積在SiGe弛豫層200上。NMOS晶體管側(cè)包括Si外延層260η (厚度為5 lOnm)、高K介電層(厚度為 1 3nm)、金屬柵330!和Si3N4側(cè)墻240η (寬度為10 40nm)，由Si3N4側(cè)墻240n、Si外延層260η、高K介電層320i和金屬柵構(gòu)成的NMOS晶體管柵極結(jié)構(gòu)形成在SiGe弛豫層 200上；層間介電層250圍繞所述NMOS晶體管柵極結(jié)構(gòu)的Si3N4側(cè)墻240η的外周；Si外延層260η形成在SiGe弛豫層200上，嵌入在SiGe弛豫層200中；高K介電層沉積在Si 外延層260η的整個表面上，且形成為有底面的空心柱形；金屬柵330i填充在由高K介電層 320!形成的空心柱形的內(nèi)部；Si3N4側(cè)墻240η形成在SiGe弛豫層200上，圍繞高K介電層 320!的外周。PMOS晶體管側(cè)包括Ge外延層260p (厚度為5 lOnm)、高K介電層3202 (厚度為 1 3nm)、金屬柵3302和Si3N4側(cè)墻240p (寬度為10 40nm)，由Si3N4側(cè)墻240p、Ge外延層260p、高K介電層3202和金屬柵3302構(gòu)成的PMOS晶體管柵極結(jié)構(gòu)形成在SiGe弛豫層 200上；層間介電層250圍繞所述PMOS晶體管柵極結(jié)構(gòu)的Si3N4側(cè)墻240p的外周Ge外延層260p形成在 SiGe弛豫層200上，嵌入在SiGe弛豫層200中；高K介電層3202沉積在Ge 外延層260p的整個表面上，且形成為有底面的空心柱形；金屬柵3302填充在由高K介電層 3202形成的空心柱形的內(nèi)部；Si3N4側(cè)墻240p形成在SiGe弛豫層200上，圍繞高K介電層 3202的外周。需要指出的是，所述NMOS晶體管柵極結(jié)構(gòu)與所述PMOS晶體管柵極結(jié)構(gòu)之間可以設(shè)置淺溝隔離STI等其他傳統(tǒng)晶體管結(jié)構(gòu)(未示出)。根據(jù)本發(fā)明第一實施例，不必在器件制造工藝之前，尤其是在形成源區(qū)/漏區(qū)之前，先在SiGe弛豫層200上形成拉應(yīng)變Si覆層和壓應(yīng)變Ge覆層，而是利用替代柵工藝，在去除偽柵、形成源區(qū)/漏區(qū)之后，才形成Si外延層260η和Ge外延層260ρ，從而避免了應(yīng)變 Si溝道和應(yīng)變Ge溝道暴露于高溫的源極/漏極退火處理，而且由于減少了應(yīng)變Si溝道和應(yīng)變Ge溝道所要經(jīng)歷的處理步驟，避免了 Si外延層260η和Ge外延層260ρ的損耗，并且可以更好地保持溝道中的應(yīng)力。接下來，將結(jié)合圖4 19，對根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件制造方法的各個步驟進行詳細描述。首先，如圖4所示，在襯底300 (Si晶片、SOI等)上形成SiGe弛豫層200。在SiGe 弛豫層200中，Ge原子％，即Ge原子的數(shù)目占總原子數(shù)的百分比，按照圖4所示從下到上的方向(從鄰近襯底300到遠離襯底300的方向)，例如，從20%逐漸變化至100%，即組成 SihGex中的χ從0. 2逐漸變化為1。在此，SiGe弛豫層200的組成的具體數(shù)值僅用作示例的目的，本領(lǐng)域普通技術(shù)人員可以根據(jù)實際需要選用適當(dāng)?shù)钠渌M成(即，重新選定χ的變化范圍)，χ的逐漸變化可以是線性變化、雙曲線變化、指數(shù)變化等多種變化形式?？蛇x地， 結(jié)合圖10，可以在SiGe弛豫層200中形成刻蝕停止層(例如，改變Ge原子％)，從而可以控制在圖10所示的步驟中將要執(zhí)行的刻蝕的深度。具體地講，可以根據(jù)需要在SiGe弛豫層200中形成馳豫層/刻蝕停止層/馳豫層的疊層結(jié)構(gòu)來實現(xiàn)對刻蝕深度的控制。然后，如圖5所示，在SiGe弛豫層200上形成NMOS晶體管偽柵結(jié)構(gòu)(電介質(zhì)層 220i、偽柵230i (圖示為多晶硅柵2301;也可以選用本領(lǐng)域公知的其他材料)、圍繞和覆蓋電介質(zhì)層220i和多晶硅柵230i的Si3N4側(cè)墻240η和Si3N4蓋層241η)和PMOS晶體管偽柵結(jié)構(gòu)(電介質(zhì)層2202、偽柵2302 (圖示為多晶硅柵2302，也可以選用本領(lǐng)域公知的其他材料)、 圍繞和覆蓋電介質(zhì)層2202和多晶硅柵2302的Si3N4側(cè)墻240ρ和Si3N4蓋層241ρ)。作為本發(fā)明的示例，電介質(zhì)層220i和2202的厚度為1 3nm，多晶硅柵和2302的厚度為20 70nm, Si3N4側(cè)墻240n和240ρ在圖示水平方向上的寬度為10 40nm, Si3N4蓋層241η和 241ρ的厚度為15 40nm。這一步驟同樣是傳統(tǒng)工藝的一部分，這里形成了多晶硅柵和2302以作為替代金屬柵的偽柵?？蛇x地，在上述形成有NMOS晶體管偽柵結(jié)構(gòu)和PMOS晶體管偽柵結(jié)構(gòu)的半導(dǎo)體中間結(jié)構(gòu)中，采用常規(guī)方法(例如，通過進行離子和高溫退火)，來形成源區(qū)/漏區(qū)(圖中未示出)，以及在NMOS晶體管偽柵結(jié)構(gòu)和PMOS晶體管偽柵結(jié)構(gòu)之間形成淺溝隔離STI。之后，如圖6所示，在 已形成NMOS晶體管偽柵結(jié)構(gòu)和PMOS晶體管偽柵結(jié)構(gòu)的SiGe 弛豫層200上沉積層間介電層(Inter Layer Dielectriclayer) 250。例如，未摻雜的氧化硅(SiO2)、各種摻雜的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等可以作為層間介電層250的構(gòu)成材料。接下來，如圖7所示，對層間介電層250進行化學(xué)機械平坦化(CMP)處理，從而暴露出偽柵結(jié)構(gòu)的Si3N4蓋層241η和241ρ。然后，如圖8所示，執(zhí)行另外的CMP處理或針對Si3N4的反應(yīng)離子刻蝕(RIE)處理， 去除Si3N4蓋層241η和241ρ，暴露出NMOS晶體管偽柵結(jié)構(gòu)和PMOS晶體管偽柵結(jié)構(gòu)的多晶硅柵230:和2302。之后，如圖9所示，采用濕法刻蝕或干法刻蝕，去除多晶硅柵230i和2302。接下來，如圖10所示，采用濕法刻蝕或干法刻蝕，對SiGe弛豫層200進行刻蝕，以刻蝕出用于Si外延生長和Ge外延生長的空間(刻蝕深度為5 lOnm)。可選地，如之前參考圖4所述，可以在SiGe弛豫層200中形成刻蝕停止層(例如，改變Ge原子％ )，從而可以控制刻蝕深度。然后，如圖11所示，在圖10所示的結(jié)構(gòu)的整個表面上沉積外延阻擋層465，外延阻擋層例如包括SiO2或Si3N4膜，這里，以SiO2膜作為非限制性例子。之后，如圖12所示，對SiO2膜465執(zhí)行掩模光刻處理，去除NMOS晶體管側(cè)的SiO2 膜465，而保留PMOS晶體管側(cè)的SiO2膜465 (標(biāo)記為465p)。接下來，如圖13所示，在刻蝕形成的開口(匪OS晶體管側(cè))中，執(zhí)行選擇性Si外延生長，形成嵌入在SiGe弛豫層200中的Si外延層260n，Si外延層260η的頂面可以與 SiGe弛豫層200的頂面在同一平面上(如圖13所示)，也可以不在同一平面上(未示出)。然后，如圖14所示，形成SiO2膜475η覆蓋NMOS晶體管側(cè)，去除PMOS晶體管側(cè)的 5士02膜465 。之后，如圖15所示，在刻蝕形成的開口(PMOS晶體管側(cè))中，執(zhí)行選擇性Ge 外延生長，形成嵌入在SiGe弛豫層200中的Ge外延層260p，Ge外延層260p的頂面可以與 SiGe弛豫層200的頂面在同一平面上(如圖15所示)，也可以不在同一平面上(未示出)。接下來，如圖16所示，去除覆蓋NMOS晶體管側(cè)的SiO2膜475η。然后，如圖17所示，在圖16所示的結(jié)構(gòu)的表面上沉積高K介電層320，沉積厚度在 1 3nm的范圍內(nèi)。之后，如圖18所示，在高K介電層320的表面上沉積用于構(gòu)成金屬柵和3302 的金屬層，根據(jù)本發(fā)明，金屬層可以包括多層導(dǎo)電層，例如，首先沉積TiN層，然后再沉積 TiAl 層。最后，如圖19所示，對所形成的金屬層和高K介電層320執(zhí)行平坦化處理(例如， CMP處理等)，去除覆蓋在層間介電層250和Si3N4側(cè)墻240η和240ρ頂部的高K介電層320和金屬層，形成高K介電層3 20i和3202以及金屬柵330i和3302。在完成這一步驟之后，作為偽柵的多晶硅柵230i和2302已經(jīng)完全被金屬柵330i和3302所取代。此后，可以按照傳統(tǒng)的方法執(zhí)行半導(dǎo)體制造工藝，例如形成源區(qū)硅化物/漏區(qū)硅化物等。在可替代的實施例中，可以改變上述步驟的順序。例如，也可以先在PMOS晶體管中選擇性外延生長Ge，然后再NMOS晶體管中選擇性外延生長Si。根據(jù)本發(fā)明第一實施例，不必在器件制造工藝之前，尤其是在形成源區(qū)/漏區(qū)之前，先在SiGe弛豫層200上形成拉應(yīng)變Si覆層和壓應(yīng)變Ge覆層，而是利用替代柵工藝，在去除偽柵、形成源區(qū)/漏區(qū)之后，才形成Si外延層260η和Ge外延層260ρ，從而避免了應(yīng)變 Si溝道和應(yīng)變Ge溝道暴露于高溫的源極/漏極退火處理，而且由于減少了應(yīng)變Si溝道和應(yīng)變Ge溝道所要經(jīng)歷的處理步驟，避免了 Si外延層260η和Ge外延層260ρ的損耗，并且， 可以更好地保持溝道中的應(yīng)力。第二實施例首先，參考圖28，對根據(jù)本發(fā)明第二實施例所提出的工藝制造的半導(dǎo)體器件進行詳細描述。圖28是示出了根據(jù)本發(fā)明第二實施例所提出的半導(dǎo)體器件制造方法制造完成的半導(dǎo)體器件的示意圖。如圖28所示，根據(jù)本發(fā)明第二實施例所提出的工藝制造的半導(dǎo)體器件主要包括 襯底300 (Si晶片、SOI等)、SiGe弛豫層200 (Ge原子％按照圖28所示從下到上的方向，從 20%變化至100% )、層間介電層250(厚度為15 50nm)、NMOS晶體管側(cè)和PMOS晶體管側(cè)，其中SiGe弛豫層200形成在襯底300上，層間介電層250沉積在SiGe弛豫層200上。NMOS晶體管側(cè)包括Si外延層260η (厚度為5 lOnm)、高K介電層(厚度為 1 3nm)、金屬柵330!和Si3N4側(cè)墻240η (寬度為10 40nm)，由Si3N4側(cè)墻240n、Si外延層260η、高K介電層320i和金屬柵構(gòu)成的NMOS晶體管柵極結(jié)構(gòu)形成在SiGe弛豫層 200上；層間介電層250圍繞所述NMOS晶體管柵極結(jié)構(gòu)的Si3N4側(cè)墻240η的外周；Si外延層260η位于SiGe弛豫層200的頂面上；高K介電層沉積在Si外延層260η的整個表面上，且形成為有底面的空心柱形；金屬柵330i填充在由高K介電層320i形成的空心柱形的內(nèi)部；Si3N4側(cè)墻240η形成在SiGe弛豫層200上，圍繞高K介電層的外周。PMOS晶體管側(cè)包括Ge外延層260p (厚度為5 lOnm)、高K介電層3202 (厚度為 1 3nm)、金屬柵3302和Si3N4側(cè)墻240p (寬度為10 40nm)，由Si3N4側(cè)墻240p、Ge外延層260p、高K介電層3202和金屬柵3302構(gòu)成的PMOS晶體管柵極結(jié)構(gòu)形成在SiGe弛豫層 200上；層間介電層250圍繞所述PMOS晶體管柵極結(jié)構(gòu)的Si3N4側(cè)墻240p的外周；Ge外延層260p位于SiGe弛豫層200的頂面上；高K介電層3202沉積在Ge外延層260p的整個表面上，且形成為有底面的空心柱形；金屬柵3302填充在由高K介電層3202形成的空心柱形的內(nèi)部；Si3N4側(cè)墻240p形成在SiGe弛豫層200上，圍繞高K介電層3202的外周。需要指出的是，所述NMOS晶體管柵極結(jié)構(gòu)與所述PMOS晶體管柵極結(jié)構(gòu)之間可以設(shè)置淺溝隔離STI等其他傳統(tǒng)晶體管結(jié)構(gòu)(未示出)。根據(jù)本發(fā)明第二實施例，不必在器件制造工藝之前，尤其是在形成源區(qū)/漏區(qū)之前，先在SiGe弛豫層200上形成拉應(yīng)變Si覆層和壓應(yīng)變Ge覆層，而是利用替代柵工藝，在去除偽柵、形成源區(qū)/漏區(qū)之后，才形成Si外延層260η和Ge外延層260ρ，從而避免了應(yīng)變Si溝道和應(yīng)變Ge溝道暴露于高溫的源極/漏極退火處理，而且由于減少了應(yīng)變Si溝道和應(yīng)變Ge溝道所要經(jīng)歷的處理步驟，避免了 Si外延層260η和Ge外延層260ρ的損耗，并且可以更好地保持溝道中的應(yīng)力。 接下來，將結(jié)合圖4 9和20 28，對根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件制造方法的各個步驟進行詳細描述。圖4 9的步驟與本發(fā)明上述第一實施例相同，為了行文簡潔起見，這里省略了對圖4 9的詳細描述，具體內(nèi)容可參考第一實施例中的詳細描述。如圖9所示，多晶硅柵230i和2302已通過濕法刻蝕或干法刻蝕被去除。接下來，如圖20所示，在圖9所示的結(jié)構(gòu)的整個表面上沉積外延阻擋層365，外延阻擋層例如包括SiO2或Si3N4膜，這里，以SiO2膜作為非限制性例子。然后，如圖21所示，對SiO2膜365執(zhí)行掩模光刻處理，去除NMOS晶體管側(cè)的SiO2 膜365，而保留PMOS晶體管側(cè)的SiO2膜365 (標(biāo)記為365p)。之后，如圖22所示，直接在SiGe弛豫層200上、由Si3N4側(cè)墻240η所環(huán)繞的開口中，執(zhí)行選擇性Si外延生長，形成位于SiGe弛豫層200的頂面上的Si外延層260n，Si外延層260η的厚度為5 10nm。接下來，如圖23所示，形成SiO2膜375η覆蓋NMOS晶體管側(cè)，去除PMOS晶體管側(cè)的SiO2膜365ρ。然后，如圖24所示，直接在SiGe弛豫層200上、由Si3N4側(cè)墻240ρ所環(huán)繞的開口中，執(zhí)行選擇性Ge外延生長，形成位于SiGe弛豫層200的頂面上的Ge外延層260ρ， Ge外延層260ρ的厚度為5 10nm。之后，如圖25所示，去除覆蓋NMOS晶體管側(cè)的SiO2膜375η。接下來，如圖26所示，在圖25所示的結(jié)構(gòu)的表面上沉積高K介電層320，沉積厚度在1 3nm的范圍內(nèi)。然后，如圖27所示，在高K介電層320的表面上沉積用于構(gòu)成金屬柵和3302 的金屬層，根據(jù)本發(fā)明，金屬層可以包括多層導(dǎo)電層，例如，首先沉積TiN層，然后再沉積 TiAl 層。最后，如圖28所示，對所形成的金屬層和高K介電層320執(zhí)行平坦化處理(例如， CMP處理等)，去除覆蓋在層間介電層250和Si3N4側(cè)墻240η和240ρ頂部的高K介電層320 和金屬層，形成高K介電層320i和3202以及金屬柵330i和3302。在完成這一步驟之后，作為偽柵的多晶硅柵230i和2302已經(jīng)完全被金屬柵330i和3302所取代。此后，可以按照傳統(tǒng)的方法執(zhí)行半導(dǎo)體制造工藝，例如形成源區(qū)硅化物/漏區(qū)硅化物等。在可替代的實施例中，可以改變上述步驟的順序。例如，也可以先在PMOS晶體管中選擇性外延生長Ge，然后再NMOS晶體管中選擇性外延生長Si。根據(jù)本發(fā)明第二實施例，不必在器件制造工藝之前，尤其是在形成源區(qū)/漏區(qū)之前，先在SiGe弛豫層200上形成拉應(yīng)變Si覆層和壓應(yīng)變Ge覆層，而是利用替代柵工藝，在去除偽柵、形成源區(qū)/漏區(qū)之后，才形成Si外延層260η和Ge外延層260ρ，從而避免了應(yīng)變 Si溝道和應(yīng)變Ge溝道暴露于高溫的源極/漏極退火處理，而且由于減少了應(yīng)變Si溝道和應(yīng)變Ge溝道所要經(jīng)歷的處理步驟，避免了 Si外延層260η和Ge外延層260ρ的損耗，并且可以更好地保持溝道中的應(yīng)力。
此外，根據(jù)本發(fā)明，形成拉應(yīng)變外延層的材料并不局限于上述Si外延層260η，也可以選用在馳豫狀態(tài)下的晶格常數(shù)小于SiGe弛豫層200的晶格常數(shù)的其他材料，如Ge原子百分比小于SiGe弛豫層200中的Ge原子百分比的SiGe外延層；或者Si:C外延層。 同樣地，根據(jù)本發(fā)明，形成壓應(yīng)變外延層的材料并不局限于上述Ge外延層260ρ， 也可以選用在馳豫狀態(tài)下的晶格常數(shù)大于SiGe弛豫層200的晶格常數(shù)的其他材料，如Ge 原子百分比大于SiGe弛豫層200中的Ge原子百分比的SiGe外延層。至此已經(jīng)結(jié)合優(yōu)選實施例對本發(fā)明進行了描述。應(yīng)該理解，本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍的情況下，可以進行各種其它的改變、替換和添加。因此，本發(fā)明的范圍不局限于上述特定實施例，而應(yīng)由所附權(quán)利要求所限定。
權(quán)利要求
1.一種應(yīng)變半導(dǎo)體溝道的形成方法，包括以下步驟 在半導(dǎo)體襯底上形成SiGe弛豫層；在所述SiGe弛豫層上形成包括NMOS晶體管和PMOS晶體管的半導(dǎo)體結(jié)構(gòu)，所述NMOS 晶體管和PMOS晶體管分別包括由電介質(zhì)和偽柵構(gòu)成的偽柵疊層； 去除所述偽柵疊層，以形成開口 ；以及在所述NMOS晶體管的開口中形成拉應(yīng)變外延層，以及在所述PMOS晶體管的開口中形成壓應(yīng)變外延層。
2.根據(jù)權(quán)利要求1所述的應(yīng)變半導(dǎo)體溝道的形成方法，其中，形成所述拉應(yīng)變外延層的材料在馳豫狀態(tài)下的晶格常數(shù)小于所述SiGe弛豫層的晶格常數(shù)，并且，形成所述壓應(yīng)變外延層的材料在馳豫狀態(tài)下的晶格常數(shù)大于所述SiGe弛豫層的晶格常數(shù)。
3.根據(jù)權(quán)利要求1或2所述的應(yīng)變半導(dǎo)體溝道的形成方法，其中，形成所述拉應(yīng)變外延層的材料和形成所述壓應(yīng)變外延層的材料都包括SiGe，所述拉應(yīng)變外延層中的Ge原子百分比小于所述SiGe弛豫層中的Ge原子百分比，并且，所述壓應(yīng)變外延層中的Ge原子百分比大于所述SiGe弛豫層中的Ge原子百分比。
4.根據(jù)權(quán)利要求1或2所述的應(yīng)變半導(dǎo)體溝道的形成方法，其中，形成所述拉應(yīng)變外延層的材料是Si，形成所述壓應(yīng)變外延層的材料是Ge。
5.根據(jù)權(quán)利要求1或2所述的應(yīng)變半導(dǎo)體溝道的形成方法，其中，形成所述拉應(yīng)變外延層的材料包括Si:C。
6.根據(jù)權(quán)利要求1所述的應(yīng)變半導(dǎo)體溝道形成方法，其中，形成拉應(yīng)變外延層和壓應(yīng)變外延層的步驟包括形成掩模并執(zhí)行光刻，覆蓋PMOS晶體管側(cè)的所述開口，而暴露出NMOS晶體管側(cè)的所述開口 ；在所述開口中執(zhí)行選擇性拉應(yīng)變材料外延生長，形成所述拉應(yīng)變外延層； 形成掩模并執(zhí)行光刻，覆蓋NMOS晶體管側(cè)的所述開口，而暴露出PMOS晶體管側(cè)的所述開口 ；以及在所述開口中執(zhí)行選擇性壓應(yīng)變材料外延生長，形成所述壓應(yīng)變外延層。
7.根據(jù)權(quán)利要求6所述的應(yīng)變半導(dǎo)體溝道形成方法，在選擇性拉應(yīng)變材料和/或壓應(yīng)變材料外延生長之前，還包括以下步驟在所述開口中，對所述SiGe弛豫層進行刻蝕，以刻蝕出用于拉應(yīng)變材料外延生長和/ 或壓應(yīng)變材料外延生長的空間。
8.根據(jù)權(quán)利要求1或2所述的應(yīng)變半導(dǎo)體溝道形成方法，其中在形成所述SiGe弛豫層的步驟中，還形成刻蝕停止層。
9.根據(jù)權(quán)利要求8所述的應(yīng)變半導(dǎo)體溝道形成方法，其中所述刻蝕停止層具有與所述SiGe弛豫層不同的Ge原子百分比。
10.一種半導(dǎo)體器件，包括 半導(dǎo)體襯底；SiGe弛豫層，位于所述半導(dǎo)體襯底上； NMOS晶體管，位于所述SiGe弛豫層上；和 PMOS晶體管，位于所述SiGe弛豫層上，其中，所述NMOS晶體管包括拉應(yīng)變外延層，位于所述SiGe弛豫層上，或者嵌入在所述SiGe弛豫層中；以及所述NMOS晶體管包括壓應(yīng)變外延層，位于所述SiGe弛豫層上，或者嵌入在所述SiGe弛豫層中。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其中，所述NMOS晶體管和所述PMOS晶體管都包括通過替代柵工藝形成的柵極疊層，所述柵極疊層由柵極和電介質(zhì)構(gòu)成。
12.根據(jù)權(quán)利要求10或11所述的半導(dǎo)體器件，其中，形成所述拉應(yīng)變外延層的材料在馳豫狀態(tài)下的晶格常數(shù)小于所述SiGe弛豫層的晶格常數(shù)，并且，形成所述壓應(yīng)變外延層的材料在馳豫狀態(tài)下的晶格常數(shù)大于所述SiGe弛豫層的晶格常數(shù)。
13.根據(jù)權(quán)利要求10或11所述的半導(dǎo)體器件，其中，形成所述拉應(yīng)變外延層的材料和形成所述壓應(yīng)變外延層的材料都包括SiGe，所述拉應(yīng)變外延層中的Ge原子百分比小于所述SiGe弛豫層中的Ge原子百分比，并且，所述壓應(yīng)變外延層中的Ge原子百分比大于所述 SiGe弛豫層中的Ge原子百分比。
14.根據(jù)權(quán)利要求10或11所述的半導(dǎo)體器件，其中，形成所述拉應(yīng)變外延層的材料是 Si，形成所述壓應(yīng)變外延層的材料是Ge。
15.根據(jù)權(quán)利要求10或11所述的半導(dǎo)體器件，其中，形成所述拉應(yīng)變外延層的材料包括 Si:C。
16.根據(jù)權(quán)利要求10或11所述的半導(dǎo)體器件，其中所述SiGe弛豫層中還包括刻蝕停止層。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中所述刻蝕停止層具有與所述SiGe弛豫層不同的Ge原子百分比。
全文摘要
本發(fā)明提出了一種半導(dǎo)體器件，包括半導(dǎo)體襯底；SiGe弛豫層，位于所述半導(dǎo)體襯底上；NMOS晶體管，位于所述SiGe弛豫層上；和PMOS晶體管，位于所述SiGe弛豫層上，其中，所述NMOS晶體管包括拉應(yīng)變外延層，位于所述SiGe弛豫層上，或者嵌入在所述SiGe弛豫層中；以及所述NMOS晶體管包括壓應(yīng)變外延層，位于所述SiGe弛豫層上，或者嵌入在所述SiGe弛豫層中。根據(jù)本發(fā)明，避免了應(yīng)變半導(dǎo)體材料的損耗，同時，可以更好地保持溝道中的應(yīng)力。
文檔編號H01L27/092GK102446853SQ20101050173
公開日2012年5月9日 申請日期2010年9月30日 優(yōu)先權(quán)日2010年9月30日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學(xué)院微電子研究所