專利名稱：一種半導體結構及其形成方法
技術領域：
本發(fā)明涉及半導體技術領域，具體來說，涉及一種半導體結構及其形成方法。
背景技術：
隨著半導體結構的臨界尺寸越來越小，由于結構及性能上的特殊性，納米線在半導體結構方面的應用前景得以顯現，使其成為當前國際前沿的研究熱點。特別地，在 VLSI (超大規(guī)模集成電路)領域，由于納米線具有高度比例縮小的特性以及短溝道控制特性，而被高度重視。但是，目前，制得的各所述納米線都是直接形成于半導體基底上，使得對所述半導體基底的利用相對有限，為更好地應用納米線利于縮小比例的特性，如果除了形成于半導體基底上的納米線之外，還有一種形成于半導體基底上方的納米線，即可減小承載相同數目納米線所需的半導體基底的面積，利于在具有同樣面積的半導體基底上制造更多的半導體結構，增加集成度。
發(fā)明內容
為了解決上述問題，本發(fā)明提供了一種半導體結構及其形成方法，利于增加集成度。本發(fā)明提供的一種半導體結構，所述半導體結構形成于第一半導體層上，所述半導體結構包括主納米線、納米線組和兩個半導體基體；各所述半導體基體包括至少兩個第二半導體層，各所述第二半導體層形成于絕緣層上，在各所述半導體基體之間，各所述第二半導體層及各所述絕緣層一一對應；所述納米線組包括至少兩個納米線，所述主納米線、各所述納米線分立且均包含第三半導體層，所述第二半導體層與所述第一半導體層和/或所述第三半導體層材料不同；所述主納米線與靠近所述第一半導體層的對應的所述第二半導體層相接；各所述納米線與各對應的所述第二半導體層一一相接；各所述納米線在所述第一半導體層上的投影重合。本發(fā)明提供的一種半導體結構的形成方法，包括在第一半導體層上確定納米線區(qū)并形成半導體基體及第三半導體層，所述第三半導體層覆蓋所述納米線區(qū)且嵌入所述半導體基體中；所述半導體基體包含至少三個第二半導體層，各所述第二半導體層夾于絕緣層之間；所述第二半導體層與所述第一半導體層和 /或所述第三半導體層材料不同，在接于所述納米線區(qū)中一組相對側面的所述半導體基體上形成有第一硬掩膜；形成第二硬掩膜，所述第二硬掩膜附著于所述第一硬掩膜中接于所述相對側面的側壁且暴露部分所述第三半導體層；去除暴露的部分所述第三半導體層，以形成凹槽；形成第三硬掩膜，所述第三硬掩膜覆蓋所述凹槽的側壁，所述第一硬掩膜、所述第二硬掩膜和所述第三硬掩膜與所述絕緣層材料不同；
去除遠離所述納米線區(qū)的部分所述半導體基體，以使所述半導體基體中接于所述相對側面處的寬度小于接于其他側面處的寬度，以暴露所述第一半導體層、各所述絕緣層和各所述第二半導體層；去除所述半導體基體中接于所述相對側面處的所述絕緣層，并暴露承載所述第一硬掩膜的部分所述第三半導體層的表面，在去除所述第一硬掩膜、所述第二硬掩膜和所述第三硬掩膜后，在所述表面的法線方向上，以所述第二半導體層為掩膜，去除所述第三半導體層，再去除作為掩膜的所述第二半導體層；除靠近所述第一半導體層的所述第二半導體層外，去除各所述第二半導體層的部分區(qū)域，所述部分區(qū)域包含沿所述凹槽中接于所述第二半導體層的確定邊延展至所述第二半導體層一邊界的區(qū)域。與現有技術相比，采用本發(fā)明提供的技術方案具有如下優(yōu)點通過使所述納米線組包括至少兩個納米線，各所述納米線分立，且各所述納米線在所述第一半導體層上的投影重合，可在所述半導體基底上方形成納米線；此外，由于各所述第二半導體層借由各所述絕緣層已形成堆疊結構，通過使各所述納米線與各對應的所述第二半導體層一一相接，繼而，以各所述納米線為基礎形成器件的溝道區(qū)，以各對應的所述第二半導體層為基礎形成器件的源漏區(qū)，利于形成器件的堆疊，即，利于減小承載相同數目所述納米線所需的所述半導體基底的面積，而在具有同樣面積的所述半導體基底上制造更多的器件，增加集成度；此外，通過使所述半導體結構還包括主納米線，所述主納米線與靠近所述第一半導體層的對應的所述第二半導體層相接，又由于各所述納米線分立，可使堆疊的分別包含各所述納米線的器件的源區(qū)或漏區(qū)相連，利用所述主納米線與各所述器件可構成放大器，利于在形成具有相同放大能力的所述放大器時，減小所述放大器占用的所述半導體基底的面積和。通過使所述柵極接于所述主納米線和各所述納米線，S卩，使各器件共用一個所述柵極，利于進一步增加集成度。通過使所述側墻位于所述主納米線和所述納米線組上方，利于在形成所述側墻后，能夠暴露所述主納米線和各所述納米線，繼而，在后續(xù)步驟中，以所述側墻為掩膜，可對所述主納米線和各所述納米線進行金屬化處理，利于減小器件的電阻。通過使所述接觸孔與各所述第二半導體層相接，可以分別控制各所述第二半導體層，繼而分別控制包含各所述第二半導體層的不同器件，利于工藝設計。通過使所述納米線具有光滑表面，利于在所述納米線表面形成均勻的鈍化層(如鉿基氧化層或Al203、La203、Zr02、LaAW中的一種或其組合)，可在利用所述納米線形成器件且以所述鈍化層作為柵介質層時，提供均勻的所述柵介質層，利于優(yōu)化器件性能。
圖1至圖7分別為本發(fā)明半導體結構實施例的俯視圖和分別沿AA，、BB’、CC’、DD’、 EE，和FF'方向的剖視圖；圖8為本發(fā)明半導體結構的形成方法實施例中形成半導體基體后的剖視圖；圖9至圖11分別為本發(fā)明半導體結構的形成方法實施例中形成第一硬掩膜后的俯視圖和沿AA’、BB’方向的剖視6
圖12至圖14分別為本發(fā)明半導體結構的形成方法實施例中形成第三半導體層后的俯視圖和沿AA’、BB’方向的剖視圖；圖15至圖17分別為本發(fā)明半導體結構的形成方法實施例中形成第二硬掩膜后的俯視圖和沿AA’、BB’方向的剖視圖；圖18至圖20分別為本發(fā)明半導體結構的形成方法實施例中形成凹槽后的俯視圖和沿AA’、BB’方向的剖視圖；圖21至圖23分別為本發(fā)明半導體結構的形成方法實施例中形成第三硬掩膜后的俯視圖和沿AA’、BB’方向的剖視圖；圖M至圖沈分別為本發(fā)明半導體結構的形成方法實施例中去除所述半導體基體中遠離所述納米線區(qū)的部分后的俯視圖和沿AA’、BB’方向的剖視圖；圖27至圖觀分別為本發(fā)明半導體結構的形成方法實施例中形成異質區(qū)后沿AA’、 BB'方向的剖視圖；圖四至圖31分別為本發(fā)明半導體結構的形成方法實施例中形成的器件結構的俯視圖和沿AA’、BB’方向的剖視圖；圖32為本發(fā)明半導體結構的形成方法實施例中執(zhí)行退火操作后沿AA’方向的剖視圖；圖33至圖36分別為本發(fā)明半導體結構的形成方法實施例中暴露各第二半導體層的部分上表面后的俯視圖和沿BB’、CC’、FF’方向的剖視圖；圖37至圖38分別為本發(fā)明半導體結構的形成方法實施例中切斷靠近第一半導體層的第二半導體層后的俯視圖和沿FF’方向的剖視圖；圖39至圖42分別為本發(fā)明半導體結構的形成方法實施例中形成第一柵極后沿 BB，、CC，、DD，、EE，方向的剖視圖；圖43至圖46分別為本發(fā)明半導體結構的形成方法實施例中形成第一層間介質層后沿BB，、CC，、DD，、EE，方向的剖視圖；圖47至圖50分別為本發(fā)明半導體結構的形成方法實施例中形成側墻后沿BB’、 CC’、DD’、EE’方向的剖視圖；圖51至圖53分別為本發(fā)明半導體結構的形成方法實施例中形成接觸孔后沿BB’、 CC，、FF，方向的剖視圖。
具體實施例方式下文的公開提供了許多不同的實施例或例子用來實現本發(fā)明提供的技術方案。雖然下文中對特定例子的部件和設置進行了描述，但是，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同實施例中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論的各種實施例和/或設置之間的關系。本發(fā)明提供了各種特定工藝和/或材料的例子，但是，本領域普通技術人員可以意識到的其他工藝和/或其他材料的替代應用，顯然未脫離本發(fā)明要求保護的范圍。需強調的是，本文件內所述的各種區(qū)域的邊界包含由于工藝或制程的需要所作的必要的延展。本發(fā)明提供了一種半導體結構，如圖1至圖7所示，所述半導體結構形成于第一半導體層100上，所述半導體結構包括主納米線144、納米線組140(如圖2中虛框所標示)和兩個半導體基體120 (如圖3中虛框所標示)；各所述半導體基體120包括至少兩個第二半導體層122，各所述第二半導體層122形成于絕緣層IM上；在各所述半導體基體120之間， 各所述第二半導體層122及各所述絕緣層IM —一對應；所述納米線組140包括至少兩個納米線142，所述主納米線144、各所述納米線142分立且均包含第三半導體層，所述第二半導體層122與所述第一半導體層100和/或所述第三半導體層材料不同；所述主納米線144 與靠近所述第一半導體層100的對應的所述第二半導體層122相接；各所述納米線142與各對應的所述第二半導體層122 —一相接，各所述納米線142在所述第一半導體層100上的投影重合。其中，所述第一半導體層100可為硅襯底，優(yōu)選地，所述第一半導體層100為硅外延層，所述第一半導體層100也可為絕緣體上硅(SOI)；此時，所述第三半導體材料可為硅或摻雜硅，所述摻雜硅包括經離子注入工藝已完成離子摻雜的硅材料(可以是N型或P型的硅材料，如，摻雜B、P或As的硅材料)以及經外延生長工藝(如在生成硅的反應物中摻入包含摻雜離子成分的反應物)直接形成摻雜的硅材料(如對于PMOS器件，所述硅材料可為SigGex,其中，X的取值范圍可為0. 1 0.7，如0. 2、0. 3、0. 4、0. 5或0. 6 ；對于NMOS器件，所述硅材料可為Si: C，其中，C的原子數百分比的取值范圍可為0. 2% 2%，如0. 5%、
或1. 5% )。需說明的是，所述第一半導體層100材料也可為摻雜硅，所述摻雜硅與上述摻雜硅相同，不再贅述。所述第一半導體層100材料或所述第三半導體層材料為硅或摻雜硅時，所述第二半導體層122材料為摻雜或未摻雜的多晶硅或非晶硅。優(yōu)選為摻雜的多晶硅(摻雜元素可為B、P或As等)，既利于在圖形化所述第二半導體層122時獲得優(yōu)質圖形，也利于在以所述第二半導體層122為基礎提供源漏區(qū)時優(yōu)化器件性能。所述絕緣層IM可為氧化硅層。本文件中，“在各所述半導體基體120之間，各所述第二半導體層122及各所述絕緣層IM —一對應”意指在所述器件中包含兩個所述半導體基體120(分別記為第一半導體基體和第二半導體基體)時，所述第一半導體基體包括三個所述絕緣層124(沿遠離所述第一半導體層100的方向，分別標為1241和1243 ；需說明的是，為兼顧附圖中標號的簡明和清楚，各所述第二半導體層、各所述絕緣層及后續(xù)各所述納米線的區(qū)分僅在圖7中予以示范性的具體標號，在其他附圖中，不作區(qū)分)，且各所述絕緣層1 之間共夾有兩個所述第二半導體層122(沿遠離所述第一半導體層100的方向，分別標為1221和122 時，所述第二半導體基體也包括三個所述絕緣層124(沿遠離所述第一半導體層100的方向，分別標為1242和1M4)且各所述絕緣層IM之間也共夾有兩個所述第二半導體層122(沿遠離所述第一半導體層100的方向，分別標為1222和12M)。所述第一半導體基體中的所述絕緣層IM和所述第二半導體基體中的所述絕緣層124的材料和厚度相同，如1241與1M2， 1243與1244 ；所述第一半導體基體中的第二半導體層122和所述第二半導體基體中的第二半導體層122的材料和厚度相同，如1221與1222,1223與12M?！案鲗乃龅诙雽w層122”意指所述第一半導體基體中任一所述第二半導體層122與所述第二半導體基體中一個所述第二半導體層122構成的組合，二者的材料和厚度相同(如1221與1222及1223與1224)，每一所述第二半導體層122只能屬于某一確定的組合。
“各所述納米線142與各對應的所述第二半導體層122 —一相接”意指每一所述納米線142接于任一所述組合；對于任一所述組合，只與唯一的所述納米線142相接，如，所述納米線組包含2個所述納米線時(沿遠離所述第一半導體層100的方向，分別標為1421和 1423)，納米線1421接于1221與1222，納米線1423接于1223與12240所述半導體結構還包括柵極160，所述柵極160可采用先柵(gate first)或后柵 (gate last)工藝形成；采用先柵工藝時，所述柵極160可為多晶硅柵極或金屬柵極(所述金屬柵極材料可為Ti、Co、Ni、Al、W中的一種或其組合，所述金屬柵極形成于功函數金屬層上，所述功函數金屬層可為TiN、TiAlN、TaN、TaAlN、TaC中的一種或其組合)；采用后柵工藝時，所述柵極160包括功函數金屬層和金屬層，所述金屬層形成于所述功函數金屬層上(所述功函數金屬層和所述金屬層圖中均未示出)，其中，所述功函數金屬層可為TiN、TiAlN, TaN, TaAlN, TaC中的一種或其組合；所述金屬層可為Ti、Co、Ni、Al、W中的一種或其組合。在本實施例中，所述柵極160經柵介質層164接于所述主納米線144和各所述納米線142。所述柵介質層164可為高介電常數材料Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZr0,Al203>La203>Zr02,LaAlO中的一種或其組合，所述柵介質層164也可為傳統的氧化硅等絕緣材料。在以所述主納米線144和各所述納米線142為基礎形成器件的溝道區(qū)、以各對應的所述第二半導體層122為基礎形成器件的源漏區(qū)而形成器件的堆疊后，再使所述柵極160接于所述主納米線144和各所述納米線142，即，可使各器件共用一個所述柵極160， 利于進一步增加集成度。所述半導體結構還包括側墻162，所述側墻162接于所述柵極160中相對的兩側。 所述側墻162可以包括氮化硅、氧化硅、氮氧化硅或碳化硅中的一種或其組合。所述側墻 162可以具有多層結構。在本實施例中，所述側墻162位于所述主納米線144和所述納米線組140上方；利于在形成所述側墻162后，暴露所述主納米線144和各所述納米線142，繼而，在后續(xù)工藝中，以所述側墻162為掩膜，可對所述主納米線144和各所述納米線142進行金屬化處理，利于減小器件的電阻。特別地，所述主納米線144和各所述納米線142還包括金屬化半導體層，所述金屬化半導體層位于所述側墻162和所述第二半導體層122之間所夾區(qū)域的下方且接于所述第二半導體層122，利于減小器件的電阻。所述半導體結構還包括接觸孔(圖示實施例中，每一所述半導體基體上形成有2 個接觸孔，分別記為182和184)，所述接觸孔與各所述第二半導體層122(經金屬硅化物層 180)相接；利于分別控制各所述第二半導體層122，繼而分別控制包含各所述第二半導體層122的不同器件，利于工藝設計。在其他實施例中，同一所述半導體基體中的各所述第二半導體層122可接于同一所述接觸孔，此時，各所述第二半導體層122可同步控制，即可使堆疊的各器件的源區(qū)或漏區(qū)相連，利用所述主納米線與各所述器件可構成放大器，利于在形成具有相同放大能力的所述放大器時，減小所述放大器占用的所述半導體基底的面積和。。所述納米線142可具有光滑表面。本文件內，所述光滑表面意指所述納米線142中垂直于其長度方向的截面沒有凸出的尖角。即，所述截面可為圖2所示的圓形，也可為橢圓形，還可為將矩形或方形進行圓角化所獲得的圖形。所述納米線142具有光滑表面，利于在所述納米線142表面形成均勻的鈍化層(如鉿基氧化層或Al203、La203、&02、LaAW中的一種或其組合)，可在利用所述納米線142形成半導體結構且以所述鈍化層作為柵介質層164
9時，提供均勻的所述柵介質層164，以優(yōu)化所述半導體結構的性能。其中，本文件內，各所述納米線142、各所述半導體基體、所述柵極160、所述側墻 162以及所述接觸孔均嵌于層間介質層190中。上述實施例中，只示范性地給出了所述納米線組140中包含兩個所述納米線142的例子，根據上述實施例的教導，本領域技術人員能夠知悉每一所述納米線組140中包含多于兩個所述納米線142的其他實施方式，不再贅述。本發(fā)明還提供了一種半導體結構的形成方法，包括首先，如圖8所示，在第一半導體層200上間隔形成絕緣層202和第二半導體層 204 (以形成半導體基體)，所述第二半導體層204的數目至少為三個(本實施例中為三個， 在其他實施例中，可多于三個)，各所述第二半導體層204夾于絕緣層202之間，隨后，在所述半導體基體上(即在遠離所述第一半導體層200的所述絕緣層202上)形成第一硬掩膜層 206。所述第一半導體層200可為硅襯底，優(yōu)選地，所述第一半導體層200為硅外延層， 所述第一半導體層200也可為絕緣體上硅(SOI)。所述第二半導體層204可為摻雜或未摻雜的多晶硅或非晶硅。優(yōu)選為摻雜的多晶硅(摻雜元素可為B、P或As等)，既利于在圖形化所述第二半導體層204時獲得優(yōu)質圖形，也利于在以所述第二半導體層204為基礎提供源漏區(qū)時優(yōu)化器件性能。所述絕緣層202可為氧化硅層。所述第一硬掩膜層206可為氮化硅層?？梢猿练e工藝形成所述半導體基體和所述第一硬掩膜層206?？刹捎没瘜W氣相淀積(CVD)、物理氣相淀積(PVD)、脈沖激光淀積(PLD)、原子層淀積(ALD)、等離子體增強原子層淀積(PEALD)或其他適合的工藝執(zhí)行所述沉積操作。然后，如圖9至11所示，去除部分區(qū)域的所述第一硬掩膜層206(以形成第一硬掩膜208)，如圖示的條形區(qū)域，以暴露所述區(qū)域內的所述絕緣層202 ；再在預先確定的用以形成納米線的區(qū)域(即納米線區(qū))內，去除所述半導體基體，以暴露所述第一半導體層200。 可利用各向異性刻蝕工藝(如RIE)執(zhí)行所述去除操作。此時，只在接于所述納米線區(qū)中一組相對側面的所述半導體基體上形成有所述第一硬掩膜208 ；而接于所述納米線區(qū)中另一組相對側面的所述半導體基體僅暴露所述絕緣層202。再后，如圖12至14所示，在暴露的所述第一半導體層200上形成第三半導體層 220，可以外延生長工藝形成所述第三半導體層220，所述第三半導體層220材料可為硅或摻雜硅；隨后，再去除部分高度的所述第三半導體層220，使所述第三半導體層220的上表面低于所述第一硬掩膜208的上表面，以暴露所述第一硬掩膜208中接于所述相對側面的側壁；可以化學機械研磨(CMP)工藝執(zhí)行所述去除操作。本實施例中，所述第三半導體層220的上表面可與上述條形區(qū)域暴露的所述絕緣層202的上表面平齊；本文件內，術語“上表面”意指所述第三半導體層220材料或暴露的所述半導體基體中平行于所述第一半導體層200的側面；術語“平齊”意指二者的高度差在工藝誤差允許的范圍內。再后，如圖15至17所示，形成第二硬掩膜218，所述第二硬掩膜218附著于所述第一硬掩膜208中接于所述相對側面的側壁且暴露部分所述第三半導體層220?？梢猿练e-刻蝕工藝形成所述第二硬掩膜218 ；所述第二硬掩膜218材料可為氮化硅。隨后，如圖18至20所示，去除暴露的部分所述第三半導體層220，以形成凹槽M0，所述凹槽240暴露所述第一半導體層200?？梢訰IE工藝執(zhí)行所述去除操作。然后，如圖21至23所示，形成第三硬掩膜228，所述第三硬掩膜2 覆蓋所述凹槽 240的側壁?？梢猿练e-刻蝕工藝形成所述第三硬掩膜228 ；所述第三硬掩膜2 材料可為
氮化硅。隨后，如圖M至沈所示，去除所述半導體基體中遠離所述納米線區(qū)的部分，以使所述半導體基體中承載所述第一硬掩膜208處的寬度小于接于所述納米線區(qū)其他處的寬度，以暴露所述第一半導體層200、各所述絕緣層202和各所述第二半導體層204。在本文件內，所述寬度意指任一區(qū)域在垂直于所述納米線區(qū)側面的方向上所占的線狀空間。可以 RIE工藝執(zhí)行所述去除操作。再后，如圖27至觀所示，去除承載所述第一硬掩膜208的所述半導體基體中的所述絕緣層202(該部分所述絕緣層202接于所述納米線區(qū)一相對側面；此時，所述半導體基體中接于另一相對側面處的各所述絕緣層202也被部分去除；對于未被所述第一硬掩膜 208覆蓋的所述半導體基體，其暴露的所述絕緣層202也被去除，進而，使未被所述第一硬掩膜208覆蓋的所述半導體基體暴露所述第二半導體層204)，并暴露承載所述第一硬掩膜 208的部分所述第三半導體層220的表面；繼而，執(zhí)行氧化操作，以在暴露的所述第三半導體層220上形成異質區(qū)222 (此時，所述第二半導體層204可防止其覆蓋的所述第三半導體層220被氧化，即，所述第二半導體層204可起到掩膜的作用)，所述異質區(qū)222材料與所述第二半導體層204材料和所述第三半導體層220材料不同，本實施例中，所述異質區(qū)222材料為氧化硅；此時，作為掩膜的所述第二半導體層204也被部分(表層2044被氧化)氧化為氧化硅；此外，所述半導體基體中暴露的所述第二半導體層204也被氧化為異質區(qū)222(即氧化硅)。繼而，去除所述第一硬掩膜208、所述第二硬掩膜218和所述第三硬掩膜228，再以所述第二半導體層204為掩膜，去除所述異質區(qū)222，在所述表面的法線方向(如箭頭所示)上，所述異質區(qū)222貫穿所述第三半導體層220 ；進而，去除作為掩膜的所述第二半導體層204，獲得如圖四至31所示的器件結構。先使待去除的部分所述第三半導體層220形成所述異質區(qū)222，再去除所述異質區(qū)222以去除部分所述第三半導體層220進而圖形化所述第三半導體層220，可使所述異質區(qū)222主要形成于所述掩膜暴露的區(qū)域，而對所述掩膜覆蓋的區(qū)域只產生較小影響，利于在去除所述異質區(qū)222后，對所述掩膜覆蓋的區(qū)域只產生較小的側蝕，利于較精確地在所述第三半導體層220上轉移掩膜圖形。需說明的是，在其他實施例中，在暴露承載所述第一硬掩膜208的部分所述第三半導體層220的表面之后，以所述第二半導體層204為掩膜，在所述表面的法線方向(如箭頭所示)上，采用各向同性刻蝕(如濕法刻蝕)工藝去除所述第三半導體層220，也可獲得類似圖四至31所示的器件結構(只是此時所述半導體基體中暴露的所述第二半導體層 204未被氧化為異質區(qū)222，形成的器件結構中，包含三個所述第三半導體層220)，本領域技術人員可根據實際需要靈活選取具體工藝。隨后，如圖32所示，可對所述器件結構執(zhí)行退火操作。具體地，可在吐或He氣氛下，執(zhí)行所述退火操作。利于使所述器件結構中暴露的部分(如，用以形成納米線的第三半導體層220)具有光滑表面，利于在所述納米線表面形成均勻的鈍化層(如鉿基氧化層或 Al2O3^ La203> ZrO2^LaAlO中的一種或其組合)，可在利用所述納米線形成器件且以所述鈍化
11層作為柵介質層時，提供均勻的所述柵介質層，利于優(yōu)化器件性能。再后，如圖33至圖36所示，除靠近所述第一半導體層200的所述第二半導體層 204外，去除各所述第二半導體層204的部分區(qū)域，所述部分區(qū)域包含沿所述凹槽MO中接于所述第二半導體層204的確定邊延展至所述第二半導體層204 —邊界的區(qū)域。其中，去除各所述第二半導體層204的部分區(qū)域的步驟包括先去除暴露的第一層所述第二半導體層204上部分區(qū)域，以暴露第二層所述第二半導體層204的部分區(qū)域；直至去除暴露的第N層所述第二半導體層204上部分區(qū)域，以暴露第N+1層所述第二半導體層204的部分區(qū)域，N為大于或等于1的自然數。在本實施例中，N等于1。具體地，在本發(fā)明的一個實施例中，除靠近所述第一半導體層200的所述第二半導體層204外，各所述第二半導體層204中被去除的部分區(qū)域可以相同。在本實施例中，為去除所述第二半導體層204中的部分區(qū)域，每一完整的所述第二半導體層204可被分成2個區(qū)域(分別記為2041和204 ，使得在去除第一層所述第二半導體層204的部分區(qū)域(剩余區(qū)域2041或區(qū)域2043，本實施例中，剩余區(qū)域2041)時，區(qū)域2043被去除，并暴露第二層所述第二半導體層204的區(qū)域2043 (各層所述第二半導體層之間的絕緣層可用相應的工藝去除，不再贅述)?？赏ㄟ^在所述第二半導體層204上形成抗蝕劑層，并采用光刻及刻蝕工藝圖形化所述抗蝕劑層的方式，執(zhí)行所述去除操作。由于所述第三半導體層220接于所述第二半導體層204，在去除相應的所述第二半導體層204時，夾于相應的所述第二半導體層204之間的所述第三半導體層220也將被去除，而所述第三半導體層220將在后續(xù)形成的半導體結構中提供以納米線形式存在的溝道區(qū)，即，接于第一層所述第二半導體層中區(qū)域2043的所述第三半導體層被去除，位于其下方的接于第二層所述第二半導體層中區(qū)域2043的所述第三半導體層被保留，并形成的半導體結構中作為主納米線；接于第一層和第二層所述第二半導體層中區(qū)域2041的各所述第三半導體層在形成的半導體結構中作為各納米線。在如圖37和圖38所示切斷所述第二半導體層中區(qū)域2043后，未承載所述第二半導體層中區(qū)域2041的區(qū)域2043將用以形成包含主納米線的器件，其他區(qū)域2043和2041將用以形成分別包含各納米線的器件。然后，還可在所述器件結構上形成柵極結構和接觸孔。其中，形成所述柵極結構和所述接觸孔的順序可根據工藝設計靈活選擇。具體地，形成所述柵極結構的步驟包括首先，如圖39至圖42所示，形成第一柵極沈0，所述第一柵極260經柵介質層262 接于所述第三半導體層220。在采用先柵工藝形成所述第一柵極260時，所述第一柵極260 材料可為摻雜的多晶硅；在采用后柵工藝形成所述第一柵極260時，所述第一柵極260材料可為摻雜或未摻雜的多晶硅或非晶硅。所述柵介質層262材料可為鉿基氧化層或A1203、 La203>ZrO2^LaAlO中的一種或其組合，所述柵介質層262也可為傳統的氧化硅等絕緣材料。再后，如圖43至圖46所示，形成平坦化的第一層間介質層沈4，以使所述平坦化的第一層間介質層264覆蓋所述第三半導體層220并暴露所述第一柵極260的上表面和部分側壁，所述部分側壁由所述上表面向下延伸而成。形成所述平坦化的第一層間介質層沈4的步驟可包括形成第一層間介質層，所述第一層間介質層覆蓋所述第一柵極；平坦化所述第一層間介質層，以暴露所述第一柵極 260 ；刻蝕所述第一層間介質層，以暴露所述第一柵極沈0的上表面和部分側壁。可以CMP工藝執(zhí)行所述平坦化操作，以RIE工藝執(zhí)行所述刻蝕操作。此時，所述平坦化的第一層間介質層264覆蓋各所述第二半導體層204和各所述第三半導體層220。然后，如圖47至圖50所示，形成側墻沈6，所述側墻266形成于所述平坦化的第一層間介質層264上并附著于所述部分側壁上。可采用沉積-刻蝕工藝形成所述側墻沈6。所述側墻266可以包括氮化硅、氧化硅、氮氧化硅或碳化硅中的一種或其組合。所述側墻266 可以具有多層結構。在本實施例中，所述側墻266位于各所述第三半導體層220(即，納米線組)上方；利于在形成所述側墻266后，能夠暴露各所述納米線，繼而，在后續(xù)工藝中，以所述側墻266為掩膜，可對各所述納米線進行金屬化處理，利于減小器件的電阻。進一步地，以所述側墻沈6為掩膜，去除部分所述平坦化的第一層間介質層沈4， 以暴露所述第三半導體層220;金屬化所述第三半導體層220。利于減小器件的電阻。其中，金屬化所述第三半導體層220的步驟可包括先形成第一金屬層(如Ti、Co、Cu、Ni中的一種或其組合)，以覆蓋所述器件結構；再執(zhí)行熱處理操作，使所述器件結構中被所述第一金屬層覆蓋的所述第三半導體層形成金屬硅化物層(此時，所述第一柵極及各所述第二半導體層的表層也都形成有金屬硅化物層)；去除未反應的所述第一金屬層。如圖51至圖53所示，在形成所述柵極結構后，可繼續(xù)形成接觸孔觀0，具體包括 首先，形成第二層間介質層268，所述第二層間介質層268覆蓋所述第一層間介質層(即， 覆蓋各所述第二半導體層204和各所述第三半導體層220)，需強調的是，采用后柵工藝時， 在形成所述第二介質層268后，還包括以第二柵極替代所述第一柵極，所述第二柵極材料為金屬材料。所述第二柵極包括功函數金屬層和第二金屬層，所述第二金屬層形成于所述功函數金屬層上(所述功函數金屬層和所述第二金屬層圖中均未示出)，其中，所述功函數金屬層可為TiN、TiAlN, TaN, TaAlN, TaC中的一種或其組合；所述第二金屬層可為Ti、Co、 附、Al、W中的一種或其組合；隨后，在所述第二層間介質層沈8內形成接觸孔，所述接觸孔 (經金屬硅化物觀幻接于各所述第二半導體層204上表面的部分區(qū)域。其中，形成所述接觸孔觀0的步驟包括在所述第二層間介質層沈8內形成溝槽，所述溝槽暴露各所述第二半導體層204上表面的部分區(qū)域；以第三金屬層填充所述溝槽。所述第三金屬層包括墊層 (Ta、TaN、Ti、TiN中的一種或其組合)和填充金屬層(W、Al、Cu、TiAl中的一種或其組合)， 所述填充金屬層形成于所述墊層上。需說明的是，在上述各實施例的描述中，第二半導體層 204涵蓋第二半導體層2041、第二半導體層2042和/或第二半導體層2043。此外，在其他實施例中，在所述器件結構上形成所述接觸孔的步驟包括首先，形成第二層間介質層，所述第二層間介質層覆蓋各所述第二半導體層；再后，在所述第二層間介質層內形成接觸孔，所述接觸孔接于暴露的各所述上表面的部分區(qū)域(與前述實施例中步驟相同，不再贅述)。此時，可以任何傳統的工藝形成所述柵極結構。本文件中，可以采用如CVD及/或其他合適的工藝形成各層間介質層(如第一層間介質層和第二層間介質層)，各所述層間介質層材料可包括氧化硅玻璃、氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、碳硅玻璃、低k電介質材料(如黑鉆石、coral等)中的一種或其組合。各所述層間介質層可以具有多層結構。需強調的是，本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的工藝、結構、制造、物質組成、手段、方法及步驟。根據本發(fā)明的公開內容，本領域技術人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構、制造、物質組成、手段、方法或步驟，它們在執(zhí)行與本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結果時， 依照本發(fā)明的教導，可以對它們進行應用，而不脫離本發(fā)明所要求保護的范圍。
權利要求
1.一種半導體結構，其特征在于所述半導體結構形成于第一半導體層上，所述半導體結構包括主納米線、納米線組和兩個半導體基體；各所述半導體基體包括至少兩個第二半導體層，各所述第二半導體層形成于絕緣層上，在各所述半導體基體之間，各所述第二半導體層及各所述絕緣層一一對應；所述納米線組包括至少兩個納米線，所述主納米線、各所述納米線分立且均包含第三半導體層，所述第二半導體層與所述第一半導體層和/或所述第三半導體層材料不同；所述主納米線與靠近所述第一半導體層的對應的所述第二半導體層相接；各所述納米線與各對應的所述第二半導體層一一相接；各所述納米線在所述第一半導體層上的投影重合。
2.根據權利要求1所述的半導體結構，其特征在于所述半導體結構還包括柵極，所述柵極經柵介質層接于所述主納米線和各所述納米線。
3.根據權利要求2所述的半導體結構，其特征在于所述半導體結構還包括側墻，所述側墻接于所述柵極中相對的兩側，所述側墻位于所述主納米線和所述納米線組上方。
4.根據權利要求3所述的半導體結構，其特征在于所述主納米線和各所述納米線還包括金屬化半導體層，所述金屬化半導體層位于所述側墻和所述第二半導體層之間所夾區(qū)域的下方且接于所述第二半導體層。
5.根據權利要求1所述的半導體結構，其特征在于所述半導體結構經接觸孔連于外界電路，所述接觸孔形成于各所述第二半導體層上。
6.根據權利要求1所述的半導體結構，其特征在于所述第一半導體層材料為硅或摻雜硅時，所述第二半導體層為摻雜或未摻雜的多晶硅或非晶硅，所述第三半導體層為硅或摻雜硅。
7.根據權利要求1所述的半導體結構，其特征在于所述主納米線和各所述納米線均具有光滑表面。
8.一種半導體結構的形成方法，其特征在于，包括在第一半導體層上確定納米線區(qū)并形成半導體基體及第三半導體層，所述第三半導體層覆蓋所述納米線區(qū)且嵌入所述半導體基體中；所述半導體基體包含至少三個第二半導體層，各所述第二半導體層夾于絕緣層之間；所述第二半導體層與所述第一半導體層和/或所述第三半導體層材料不同，在接于所述納米線區(qū)中一組相對側面的所述半導體基體上形成有第一硬掩膜；形成第二硬掩膜，所述第二硬掩膜附著于所述第一硬掩膜中接于所述相對側面的側壁且暴露部分所述第三半導體層；去除暴露的部分所述第三半導體層，以形成凹槽；形成第三硬掩膜，所述第三硬掩膜覆蓋所述凹槽的側壁，所述第一硬掩膜、所述第二硬掩膜和所述第三硬掩膜與所述絕緣層材料不同；去除遠離所述納米線區(qū)的部分所述半導體基體，以使所述半導體基體中接于所述相對側面處的寬度小于接于其他側面處的寬度，以暴露所述第一半導體層、各所述絕緣層和各所述第二半導體層；去除所述半導體基體中接于所述相對側面處的所述絕緣層，并暴露承載所述第一硬掩膜的部分所述第三半導體層的表面，在去除所述第一硬掩膜、所述第二硬掩膜和所述第三硬掩膜后，在所述表面的法線方向上，以所述第二半導體層為掩膜，去除所述第三半導體層，再去除作為掩膜的所述第二半導體層；除靠近所述第一半導體層的所述第二半導體層外，去除各所述第二半導體層的部分區(qū)域，所述部分區(qū)域包含沿所述凹槽中接于所述第二半導體層的確定邊延展至所述第二半導體層一邊界的區(qū)域。
9.根據權利要求8所述的方法，其特征在于，還包括形成第一柵極，所述第一柵極經柵介質層接于所述第三半導體層，所述第一柵極材料為半導體材料且與所述第三半導體層材料不同；形成平坦化的第一層間介質層，以使所述平坦化的第一層間介質層覆蓋所述第三半導體層并暴露所述第一柵極的上表面和部分側壁，所述部分側壁由所述上表面向下延伸而成；形成側墻，所述側墻形成于所述平坦化的第一層間介質層上并附著于所述部分側壁上。
10.根據權利要求9所述的方法，其特征在于，還包括以所述側墻為掩膜，去除所述平坦化的第一層間介質層，以暴露所述第三半導體層； 金屬化所述第三半導體層。
11.根據權利要求8或10所述的方法，其特征在于，還包括形成第二層間介質層，所述第二層間介質層覆蓋各所述第二半導體層和各所述第三半導體層；在所述第二層間介質層內形成接觸孔，所述接觸孔接于各所述部分區(qū)域。
12.根據權利要求10所述的方法，其特征在于，在形成所述側墻至暴露所述第三半導體層之間，還包括以第二柵極替代所述第一柵極，所述第二柵極材料為金屬材料。
13.根據權利要求8所述的方法，其特征在于，在第一半導體層上確定納米線區(qū)并形成半導體基體及所述第三半導體層的步驟包括在第一半導體層上順序形成半導體基體和第一硬掩膜層，所述半導體基體包括至少三個第二半導體層，各所述第二半導體層夾于絕緣層之間，所述第一硬掩膜層形成于所述半導體基體上；確定納米線區(qū)，并去除部分所述第一硬掩膜層及所述納米線區(qū)內的所述半導體基體， 以在接于所述納米線區(qū)中一組相對側面的所述半導體基體上形成第一硬掩膜，并暴露所述第一半導體層；在暴露的所述第一半導體層上形成第三半導體層，所述第三半導體層的上表面低于所述第一硬掩膜的上表面，以暴露所述第一硬掩膜中接于所述相對側面的側壁，所述第二半導體層與所述第一半導體層和/或所述第三半導體層材料不同。
14.根據權利要求8所述的方法，其特征在于，去除部分所述第三半導體層的步驟包括在暴露的所述第三半導體層上形成異質區(qū)，所述異質區(qū)材料與所述第二半導體層材料和所述第三半導體層材料不同；以所述第二半導體層為掩膜，去除所述異質區(qū)，在所述表面的法線方向上，所述異質區(qū)貫穿所述第二半導體層。
15.根據權利要求14所述的方法，其特征在于以氧化工藝形成所述異質區(qū)。
16.根據權利要求8所述的方法，其特征在于，還包括執(zhí)行退火操作。
17.根據權利要求16所述的方法，其特征在于在吐或徹氣氛下，執(zhí)行所述退火操作。
18.根據權利要求8所述的方法，其特征在于所述第一半導體層材料為硅或摻雜硅時，所述第二半導體層為摻雜或未摻雜的多晶硅或非晶硅，所述第三半導體層為硅或摻雜娃。
全文摘要
一種半導體結構，所述半導體結構形成于第一半導體層上，所述半導體結構包括主納米線、納米線組和兩個半導體基體；各所述半導體基體包括至少兩個第二半導體層，各所述第二半導體層形成于絕緣層上，在各所述半導體基體之間，各所述第二半導體層及各所述絕緣層一一對應；所述納米線組包括至少兩個納米線，所述主納米線、各所述納米線分立且均包含第三半導體層，所述第二半導體層與所述第一半導體層和/或所述第三半導體層材料不同；所述主納米線與靠近所述第一半導體層的對應的所述第二半導體層相接；各所述納米線與各對應的所述第二半導體層一一相接；各所述納米線在所述第一半導體層上的投影重合。以及，一種半導體結構的形成方法。利于增加集成度。
文檔編號H01L27/04GK102446952SQ20101050169
公開日2012年5月9日 申請日期2010年9月30日 優(yōu)先權日2010年9月30日
發(fā)明者徐秋霞, 朱慧瓏, 梁擎擎, 鐘匯才 申請人:中國科學院微電子研究所