專利名稱：半導(dǎo)體封裝體工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置的制作，尤其涉及一種三維(3D)集成電路(ICs)的制作。
背景技術(shù)：
由于各種電子元件(也即晶體管、二極管、電阻器、電容等)的積極度的持續(xù) 改良，半導(dǎo)體工業(yè)已經(jīng)歷持續(xù)快速的成長(zhǎng)。大部分而言，積極度的改良來(lái)自不斷縮減最 小線寬，而使既定區(qū)域中可整合更多元件。三維集成電路可以解決當(dāng)裝置數(shù)量增加時(shí)， 裝置間內(nèi)連線的數(shù)量與長(zhǎng)度的限制。形成三維集成電路的一種方法是裸片-對(duì)_晶片堆 疊接合，其晶片上接合一個(gè)或多個(gè)裸片，且裸片的尺寸可小于晶片上的芯片尺寸。為了 減少半導(dǎo)體封裝體的厚度、增加芯片速率及用于高密度制造，目前正努力減少半導(dǎo)體晶 片厚度。厚度的減少可借由晶背研磨達(dá)成，晶背研磨是施行在形成電路圖案的相反面， 而具有電路圖案的表面通常是以粘著材料貼附至一載板用為支撐。因?yàn)楸』瑥?qiáng)度不 足，容易受如彎曲及/或歪曲(warp)的影響而形變，因在以切割工藝個(gè)別的芯片封裝體 之前，需以成型化合物(如熱固環(huán)氧樹(shù)脂(thermo-curingepoxyresin))封裝晶片的表面。 然而，在晶片邊緣附近露出的粘著材料，很容易受到蝕刻攻擊，在暫時(shí)性載板接合及去 接合(temporary carrier bonding andde-bonding)中會(huì)造成問(wèn)題。傳統(tǒng)在粘著材料的邊緣 提供邊緣密封層，但接下來(lái)的晶片薄化工藝將暴露出鄰近晶片邊緣的粘著材料的另一部 分。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問(wèn)題，本發(fā)明提供一種半導(dǎo)體封裝工藝，包括提供一晶 片，該晶片具有相對(duì)的第一表面及第二表面；利用一粘著層將該晶片的第一表面貼附至 一載板而暴露出鄰近該晶片一邊緣的部分該粘著層；自該第二表面薄化該晶片，以形成 一薄化晶片；形成一保護(hù)層以覆蓋該粘著層的該暴露部分；接合多個(gè)裸片在該薄化晶片 上；以及利用一成型化合物封裝該薄化晶片及所述多個(gè)裸片。如前述的半導(dǎo)體封裝工 藝，其中該晶片包括一半導(dǎo)體基板，具有一正面及一背面；一穿孔，填充有一導(dǎo)電 材料，其至少通過(guò)一部分該半導(dǎo)體基板；以及一集成電路，形成在該半導(dǎo)體基板的正面 上。一種半導(dǎo)體封裝工藝，包括提供一晶片，具有相對(duì)的第一表面及第二表面； 利用一粘著層將該晶片的第一表面貼附至一載板而暴露出鄰近該晶片一邊緣的部分該粘 著層；自該第二表面薄化該晶片，以形成一薄化晶片；形成一保護(hù)層以覆蓋該粘著層的 該暴露部分以及該晶片的該邊緣；在該薄化晶片上接合一裸片；利用一成型化合物封裝 該薄化晶片及該裸片；以及移除該載板。如前述的半導(dǎo)體封裝工藝，其中該晶片包括 一半導(dǎo)體基板，具有一正面及一背面；一穿孔，以一導(dǎo)電材料填入，其至少通過(guò)一部分 該半導(dǎo)體基板；以及一集成電路，在該半導(dǎo)體基板的該正面上形成。
本發(fā)明可不露出粘著層。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選 實(shí)施例，并配合所附附圖，作詳細(xì)說(shuō)明如下


圖IA 圖IF為一系列剖面圖，用以說(shuō)明在晶片邊緣形成粘著材料的保護(hù)層的
一實(shí)施例。圖2A 圖2C為一系列剖面圖，用以說(shuō)明處理包 含穿孔(through vias)的晶片的
方法的一實(shí)施例。圖3A 圖3B為一系列剖面圖，用以說(shuō)明在晶片邊緣形成粘著材料的保護(hù)層的
另一實(shí)施例。其中，附圖標(biāo)記說(shuō)明如下10 晶片IOa 晶片10的第一表面IOb 晶片10的第二表面12 載板14 粘著層11 半導(dǎo)體基板22 成型化合物40 穿孔40a 穿孔40的一端10” 薄化晶片11” 薄化基板18 保護(hù)層12e 載板12的邊緣20 裸片44 導(dǎo)電結(jié)構(gòu)10b” 薄化晶片10”的第二表面lib” 薄化基板的背面IOe 薄化晶片10”的邊緣14p 粘著層14的暴露部分Ila 半導(dǎo)體基板11的正面1 Ib 半導(dǎo)體基板11的背面
具體實(shí)施例方式在本說(shuō)明書中關(guān)于“一實(shí)施例”的描述指該實(shí)施例所敘述的特定的物件、結(jié)構(gòu) 或特性被包含在至少一實(shí)施例中。因此，本說(shuō)明書中多處的“在一實(shí)施例中”不必然為 相同實(shí)施例。另外，在一或多個(gè)實(shí)施例中于適當(dāng)條件下，可為特定的物件、結(jié)構(gòu)或特性 的組合。應(yīng)注意以下附圖并非依比例繪制，而僅為說(shuō)明使用。在此圖IA至圖IF為一系列剖面圖，用以說(shuō)明形成具有在晶片邊緣的粘著材料 的保護(hù)層的裸片-對(duì)-晶片堆疊的實(shí)施例。圖IA為借由粘著層14在載板12貼附上晶片10的一實(shí)施例的剖面圖。提供具有 多個(gè)半導(dǎo)體芯片在其上的晶片10，該晶片10包含半導(dǎo)體基板如硅、砷化鎵、水晶晶片、 石墨、玻璃、石英、陶瓷、熱固材料等。晶片10具有第一表面IOa及與第一表面IOa相 對(duì)的第二表面10b。在第一表面IOa上形成包括有源及無(wú)源裝置的集成電路如晶體管、電 阻器、電容等，以與接合墊(bond pad)及/或其他內(nèi)連線結(jié)構(gòu)接觸。在第一表面IOa上形成粘著層14，而后將載板12接合至粘著層14上以便在后續(xù)工藝處理晶片10時(shí)可更佳 容易。在此同時(shí)，載板12可替代地或額外地配置上對(duì)應(yīng)的粘著表面。載板12是以可移 除或可溶材料構(gòu)成如玻璃、金屬、陶瓷、聚合物、硅等。在一實(shí)施例中，晶片10包括多個(gè)用于三維應(yīng)用的硅通孔(through siliconvias, TSVs)。如圖2A所示，晶片10包含具有正面Ila及背面lib的半導(dǎo)體基板11，其中在正 面Ila上形成集成電路及 內(nèi)連線結(jié)構(gòu)，而多個(gè)穿孔(thmughViaS)40至少部分穿過(guò)半導(dǎo)體基 板11。穿孔40由正面Ila延伸至背面lib且具有所需深度的金屬填充插塞。穿孔40可 與在內(nèi)連結(jié)構(gòu)上形成的接合墊電性連接。穿孔40的制作是在“第一階內(nèi)連線(first-level interconnection)”之前進(jìn)行，其指在接觸結(jié)構(gòu)(contact structure)及晶體管上的金屬間介電 層(inter-metal dielectrics layer，IMD layer)中圖案化的最底層金屬。此外也可在制造內(nèi) 連線結(jié)構(gòu)之后執(zhí)行金屬填入孔洞的工藝(metal-filled via process)。圖IB為進(jìn)行晶片薄化工藝(waferthiraiingprocess)的晶片剖面圖。在接上載板
12后，依半導(dǎo)體封裝體的使用目的可在晶片10無(wú)結(jié)構(gòu)(structure-free)區(qū)域(第二表面 10b)中加工以得到所需的最后厚度，其可借磨光(grinding)、蝕刻及/或研磨(polishing) 制得預(yù)定厚度的薄化晶片10”。在一實(shí)施例中，晶片10薄化至厚度約5 μ m至50 μ m。 在另一實(shí)施例中，晶片10薄化至厚度約25 μ m至250 μ m。在提供包含穿孔40的晶片10 的實(shí)施例中，經(jīng)過(guò)如圖2B所示的晶片薄化工藝后，穿孔40的一端40a自薄化基板11” 的背面lib”露出及/或突出。為了避免在后續(xù)蝕刻工藝中破壞薄化晶片10”的邊緣IOe及粘著層14的暴露部 分14p，形成保護(hù)層18以至少覆蓋邊緣IOe及暴露部分14p。保護(hù)層18也可延伸覆蓋 部分的載板12如載板12的邊緣12e。因此在后續(xù)蝕刻工藝中可借由保護(hù)層18保護(hù)其下 的粘著層14。如圖IC所示在一實(shí)施例中，提供保護(hù)層18以覆蓋薄化晶片10”的第二 表面10b”及粘著層14的暴露部分14p，且其可延伸覆蓋住載板12的邊緣12e。保護(hù)層 18的材料可為介電材料如氧化膜、氮化膜、碳化膜、以聚合物為主的材料、聚酰亞胺、 環(huán)氧樹(shù)脂、旋涂式玻璃(SOG)、旋涂(spin-on)材料或前述的組合，利用化學(xué)氣相沉積 (CVD)、物理氣相沉積(PVD)、旋轉(zhuǎn)式涂布法(spin-on coating)、射出、印刷或其他未來(lái) 發(fā)展的沉積工藝形成。在提供穿孔40的晶片10的實(shí)施例中，保護(hù)層18是形成在薄化基 板11”的背面lib”，如圖2B所示，其可在后續(xù)工藝中部分移除。圖2B為示出在背面 lib”的保護(hù)層18，而在形成保護(hù)層18之前，可在背面lib”上執(zhí)行任何其他的工藝。圖ID及圖IE為在薄化晶片10”上接合多個(gè)裸片20而形成裸片-對(duì)-晶片堆疊 的剖面圖。在薄化晶片10”的表面10b”上，形成包括電性連接(electricalconnections) 及/或其他結(jié)構(gòu)(所指為導(dǎo)電結(jié)構(gòu)44)的背側(cè)金屬化層，而后在薄化晶片10”上接合裸 片20，其中其連接方法包括一般常用的方法如氧化物-對(duì)-氧化物接合、氧化物_對(duì)-硅 接合、銅-對(duì)-銅接合、粘著接合或其他金屬如焊錫接合等。在背側(cè)金屬化工藝中可移 除部分保護(hù)層18以暴露出用于外部接點(diǎn)(external contact)的導(dǎo)電區(qū)域。裸片20可包含存 儲(chǔ)器芯片、無(wú)線電射頻(RF)芯片、邏輯芯片等。各裸片含有第一表面及第二表面，而在 第一表面上形成集成電路。在一實(shí)施例中，在裸片20的第一表面接合上薄化晶片10”。 在一實(shí)施例中，在裸片20的第二表面接合上薄化晶片10”。在提供包含穿孔40的晶片 10的實(shí)施例中，如圖2C所示，在穿孔40的一端40a上形成導(dǎo)電結(jié)構(gòu)44如焊料凸塊或銅凸塊以接合裸片20的第二表面或第一表面。導(dǎo)電結(jié)構(gòu)44也包括重分布層(redistribution layers, RDLs)及接合墊，在形成焊料凸塊或銅凸塊之前，可在薄化晶片10的表面10b” 上形成接合墊。在背面金屬化工藝中，可部分移除保護(hù)層18，例如由穿孔40的一端40a 移除。在一實(shí)施例中，保護(hù)層18仍在薄化基板11”的背面lib”上。圖IF為在裸片_到_晶片堆疊上進(jìn)行成型工藝的剖面圖。在裸片_到_晶片堆 疊上覆蓋成型化合物22并填入相鄰裸片20間的剩余空間，但可不覆蓋薄化晶片10”的邊 緣區(qū)域。成型化合物22可為可固化材料如聚合物為主的材料、樹(shù)脂為主的材料、聚酰亞 胺、氧化硅、環(huán)氧樹(shù)脂、苯并環(huán)丁烯(benzocyclobutenes，BCB)、Silk (Dow Chemical) 或前述的組合。成型工藝包括射出成型、壓縮成型、模板印刷(stencil printing)、旋涂覆 蓋或其他未來(lái)發(fā)展的沉積工藝。在覆蓋成型化合物22之后，進(jìn)行固化或烘烤步驟固化保 護(hù)材料。一般在晶片級(jí)(wafer-level)測(cè)試完成后，會(huì)在成型化合物頂部疊上膠帶，而后 將裸片_到_晶片堆疊從載板12分離以暴露薄化晶片10”的第一表面10a。分離工藝 是借由如利用溶劑、利用紫外光照射或剝除(pulled off)。另外，在薄化晶片10”的第 一表面IOa上，形成各半導(dǎo)體芯片的外部接觸(也即焊料凸塊、包含銅的凸塊或其組合) 以與電性終端接合，接著按一般方式沿著分割線切割封裝后的裸片_到_晶片堆疊以形 成個(gè)別的半導(dǎo)體封裝體。在切割之后，通過(guò)如各向異性導(dǎo)電膜(anisotropicallyconductive connection film)在IC卡上安裝堆疊的一或多個(gè)芯片。圖3A至圖3B的剖面圖說(shuō)明在裸片_到_晶片堆疊形成粘著材料的保護(hù)層的實(shí) 施例。與在圖IA至圖IF及圖2A至圖2C相同或類似的敘述在此省略。借粘著層14在 載板12上貼附上晶片10，而后晶片10進(jìn)行薄化工藝至所需的最終厚度。為了避免在后 續(xù)蝕刻工藝中破壞粘著層14的暴露部分14p，如圖3B所示，在晶片薄化工藝后，形成保 護(hù)層18以覆蓋鄰近晶片邊緣IOe的粘著層14的暴露部分14p。保護(hù)層18也可延伸覆蓋 薄化晶片10”的邊緣10e，但沒(méi)有覆蓋整個(gè)暴露表面10b”。保護(hù)層18可更進(jìn)一步的延 伸覆蓋載板12的邊緣12e。在后續(xù)蝕刻工藝中可借由保護(hù)層18保護(hù)暴露部分14p，而不 露出粘著層14。而后，在薄化晶片10”的表面10b”上，形成包含電性連接及/或其他 結(jié)構(gòu)的背側(cè)金屬化層，而后在薄化晶片10”接合上裸片20。接下來(lái)，如圖3B所示，在 裸片_到_晶片堆疊上覆蓋成型化合物22且填入相鄰裸片20間的剩余空間。雖然本發(fā)明已以數(shù)個(gè)優(yōu)選實(shí)施例揭示于上，然其并非用以限定本發(fā)明，任何本 領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤(rùn)飾，因此 本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體封裝工藝，包括提供一晶片，該晶片具有相對(duì)的第一表面及第二表面；利用一粘著層將該晶片的第一表面貼附至一載板而暴露出鄰近該晶片一邊緣的部分 該粘著層；自該第二表面薄化該晶片，以形成一薄化晶片； 形成一保護(hù)層以覆蓋該粘著層的該暴露部分； 接合多個(gè)裸片在該薄化晶片上；以及 利用一成型化合物封裝該薄化晶片及所述多個(gè)裸片。
2.如權(quán)利要求1所述的半導(dǎo)體封裝工藝，其中該保護(hù)層覆蓋該晶片邊緣。
3.如權(quán)利要求1所述的半導(dǎo)體封裝工藝，其中該保護(hù)層覆蓋鄰近該晶片邊緣的部分載板。
4.如權(quán)利要求1所述的半導(dǎo)體封裝工藝，其中該保護(hù)層覆蓋至少一部分該晶片的第二表面。
5.如權(quán)利要求1所述的半導(dǎo)體封裝工藝，其中該保護(hù)層包括氧化膜、氮化膜、碳化 膜、干膜、旋涂材料膜或前述的組合。
6.如權(quán)利要求1所述的半導(dǎo)體封裝工藝，其中該晶片包括一半導(dǎo)體基板，具有一正面及一背面；一穿孔，填充有一導(dǎo)電材料，其至少通過(guò)一部分該半導(dǎo)體基板；以及 一集成電路，形成在該半導(dǎo)體基板的正面上。
7.如權(quán)利要求6所述的半導(dǎo)體封裝工藝，其中該晶片進(jìn)行薄化后，該半導(dǎo)體基板的背 面上暴露出該穿孔的一端。
8.如權(quán)利要求6所述的半導(dǎo)體封裝工藝，其中該晶片進(jìn)行薄化后，在該半導(dǎo)體基板的 背面上形成該保護(hù)層。
9.如權(quán)利要求7所述的半導(dǎo)體封裝工藝，還包括在該薄化晶片上接合所述多個(gè)裸片之 前，在該穿孔的該暴露端形成一導(dǎo)電結(jié)構(gòu)。
10.如權(quán)利要求9所述的半導(dǎo)體封裝工藝，其中該導(dǎo)電結(jié)構(gòu)包括一重分布層。
全文摘要
本發(fā)明提供了一種半導(dǎo)體封裝工藝，以粘著層在載板上貼附晶片，而在鄰近晶片邊緣處暴露出部分粘著層。在晶片薄化之后，提供保護(hù)層以覆蓋粘著層暴露出的部分。在薄化晶片上接合數(shù)個(gè)裸片，而后以成型化合物(moldingcompound)封裝薄化晶片及裸片。本發(fā)明可不露出粘著層。
文檔編號(hào)H01L21/50GK102024713SQ201010284368
公開(kāi)日2011年4月20日 申請(qǐng)日期2010年9月10日 優(yōu)先權(quán)日2009年9月14日
發(fā)明者吳文進(jìn), 眭曉林, 邱文智 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司