專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件，并且更加具體地，涉及存儲器單元的布置。
背景技術(shù)：
近年來，根據(jù)CMOS工藝的小型化，在被包括在SRMA(靜態(tài)隨機(jī)存取存儲器) 中的晶體管中，器件差異(variation)已經(jīng)增加。器件差異的增加引起在SRAM中的讀取 操作中有可能毀壞存儲器數(shù)據(jù)的問題。此外，例如，器件差異引起例如由于讀取電流的 減少導(dǎo)致讀取速度的減少的另一問題。結(jié)果，包括SRAM的半導(dǎo)體集成電路的產(chǎn)出率下 降。因此，要求通過擴(kuò)大SRAM單元規(guī)模減少器件差異以保持一定的產(chǎn)出率。因此， 這引起電路規(guī)模的增加的問題。在A.Kawasumi 等人，〃 A Single-Power-Supply 0.7V IGHz 45nm SRAM with An Asymmetrical Unit- β -ratio Memory Cell “，2008IEEEInternational Solid-State circuits Conference(國際固態(tài)電路會議)，pp_382，383，和622 (在下文中，稱為Kawasumi) ”
中提供了一種對于上述問題的解決方案。在Kawasumi中描述的半導(dǎo)體存儲器件包括多 個(gè)SRAM控制電路(本地讀取電路/本地寫入電路)，其將數(shù)據(jù)寫入SRAM單元或者 從SRAM單元讀取數(shù)據(jù)。SRAM控制電路中的每一個(gè)控制通過公共位線對連接的多個(gè) SRAM單元。因此SRAM控制電路和被控制的多個(gè)SRAM單元組成SRAM單元陣列。 在這里，在Kawasumi中描述的半導(dǎo)體存儲器件中，通過SRAM控制電路控制的SRAM單 元的數(shù)目受到限制。實(shí)際上，通過SRAM控制電路控制的SRAM單元的數(shù)目是16。這 使得能夠減少每個(gè)位線對的負(fù)載容量，從而減少讀取操作中的位線對的放電時(shí)間。結(jié)果，解決由于讀取電流中的減少導(dǎo)致讀取速度的減少的問題。此外，存儲器 數(shù)據(jù)有可能被毀壞的問題也被解決。由于從在高壓側(cè)電源VDD處充電的位線到保持低電 平的SRAM單元的存儲器結(jié)點(diǎn)的電荷流導(dǎo)致引起讀取操作中的存儲數(shù)據(jù)的毀壞。因此， 如果能夠?qū)⒋鎯ζ鲾?shù)據(jù)快速地發(fā)送到位線，如Kawasumi中所描述的，那么從位線到存儲 器結(jié)點(diǎn)的電荷流的量減少，并且能夠防止存儲器數(shù)據(jù)的毀壞。

發(fā)明內(nèi)容
因此，本發(fā)明人已經(jīng)發(fā)現(xiàn)下述事實(shí)。有效的是，抑制通過SRAM控制電路控 制的SRAM單元的數(shù)目并且布置大量的存儲器單元以提高半導(dǎo)體存儲器件的讀取操作裕 量。在這樣的情況下，要求盡可能小地縮小SRAM控制電路(本地讀取電路/本地寫入 電路)的規(guī)模以防止半導(dǎo)體存儲器件的規(guī)模的增加。在Kawasumi中，本地讀取電路和本 地寫入電路包括總共19個(gè)晶體管。通過兩個(gè)SRAM單元陣列來實(shí)現(xiàn)本地讀取電路和本地寫入電路。因此，與SRAM單元陣列相對應(yīng)的本地寫入電路和本地讀取電路的數(shù)目是 9.5ο
此外，“Byung-DoYang 等人，〃 A Low-Power SRAM Using Hierarchical Bit Line and Local Sense Amplifiers “，IEEE JOURNAL OFSOLID-STATE CIRCUITS，2005 年 6月，VOL.40，No.6, pp 1366 to 1376 (在下文中，稱為Byung) ”中提供了一種對上述問題的另一解決方案。在Byung中描述的半導(dǎo)體存儲器件包括本地讀出放大器(本地讀 取電路/本地寫入電路)LSA、存取晶體管、以及多個(gè)SRAM單元。存取晶體管控制本 地讀出放大器LSA的輸入和輸出信號。然而，沒有關(guān)于本地讀出放大器和SRAM單元的 構(gòu)造和布局的描述。因此，SRAM單元的單元占有比率會取決于布局和構(gòu)造而下降。
此外，在日本未經(jīng)審查的專利申請公開No.2007-58979中提供了對上述問題的另 一解決方案。在日本未經(jīng)審查的專利申請公開No.2007-58979中描述的半導(dǎo)體存儲器件 包括多個(gè)存儲器單元、字線、位線對、全局位線、讀取支持電路、以及讀取單元。字線 和位線對被連接至多個(gè)存儲器單元。讀取支持電路和讀取單元用作本地讀取電路。讀取 支持電路基于要被提供的控制信號和來自于位線對的另一個(gè)(第二位線)的信號以預(yù)定的 電壓控制位線對中的一個(gè)(第一位線)。讀取單元基于第一位線的電壓以預(yù)定的電壓控制 全局位線。然而，讀取支持電路和讀取單元不具有寫入功能。因此，要求用于數(shù)據(jù)寫入 的其它控制電路。
此外，在日本未經(jīng)審查的專利申請公開No.2008-159669中提供了對上述問題的 另一解決方案。在日本未經(jīng)審查的專利申請公開No.2008-159669中描述的半導(dǎo)體存儲器 件包括多個(gè)存儲器單元和本地讀取數(shù)據(jù)放大器電路(本地讀取電路)。本地讀取數(shù)據(jù)放大 器電路通過位線被連接至多個(gè)存儲器單元。在這里，本地讀取數(shù)據(jù)放大器電路的N型阱 被連接至存儲器單元的N型阱。這使得能夠縮小面積并且抑制制造工藝中的產(chǎn)出率的下 降。然而，本地讀取數(shù)據(jù)放大器電路不具有寫入功能。因此，要求用于數(shù)據(jù)寫入的其它 控制電路。因此，半導(dǎo)體存儲器件的規(guī)模會增加。
如上所述，有效的是，抑制通過SRAM控制電路(本地讀取電路/本地寫入電 路)控制的SRAM單元的數(shù)目并且布置大量的單元陣列以提高半導(dǎo)體存儲器件的讀取操 作裕量。然而，如果如上所述本地讀取電路/本地寫入電路的面積大，那么SRAM單元 的單元占有比率下降。
本發(fā)明的第一示例性方面是半導(dǎo)體存儲器件，包括第一存儲器單元陣列，其 中多個(gè)第一存儲器單元被布置成矩陣，數(shù)據(jù)被從第一存儲器單元讀取或者被寫入到第一 存儲器單元；和第二存儲器單元陣列，其中多個(gè)第二存儲器單元被布置成矩陣，所述第 二存儲器單元放大并且存儲被布置在相對應(yīng)的列中的多個(gè)第一存儲器單元中的一個(gè)存儲 器單元的數(shù)據(jù)。第一存儲器單元陣列和第二存儲器單元陣列被布置為在列方向上面對 面。第二存儲器單元的面積大于第一存儲器單元的面積。第一存儲器單元陣列的面積是 第二存儲器單元陣列的面積的兩倍或者更多。
根據(jù)上述的電路構(gòu)造，抑制由于器件差異導(dǎo)致的數(shù)據(jù)讀取精度的下降而存儲器 單元的單元占有比率沒有下降。
本發(fā)明能夠提供一種半導(dǎo)體存儲器件，該半導(dǎo)體存儲器件能夠抑制由于器件差 異導(dǎo)致的數(shù)據(jù)讀取精度的下降而存儲器單元的單元占有比率沒有下降。


結(jié)合附圖，根據(jù)某些示例性實(shí)施例的以下描述，以上和其它示例性方面、優(yōu)點(diǎn) 和特征將更加明顯，其中圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的被包括在半導(dǎo)體存儲器件中的存儲器單 元陣列部件的基本構(gòu)造的框圖；圖2是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的第一存儲器單元的構(gòu)造的電路 圖；圖3是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的第二存儲器單元的構(gòu)造的電路 圖；圖4是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體存儲器件的整體構(gòu)造的框 圖；圖5是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體存儲器件的讀取和寫入操 作的圖；圖6是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的第一存儲器單元的布局的布局 圖；圖7是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的第一存儲器單元的布局的布局 圖；圖8是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的第二存儲器單元的布局的布局 圖；圖9是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的第二存儲器單元的布局的布局 圖；圖10是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的存儲器單元陣列部件的布局的布 局圖；圖11是示出根據(jù)本發(fā)明的第一示例性實(shí) 施例的存儲器單元陣列部件的布局的布 局圖；圖12是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的存儲器單元陣列部件的布局的布 局圖；圖13是示出根據(jù)本發(fā)明的第二示例性實(shí)施例的第三存儲器單元陣列部件的布局 的布局圖；圖14是示出根據(jù)本發(fā)明的第二示例性實(shí)施例的存儲器單元陣列部件的布局的布 局圖；圖15是示出根據(jù)本發(fā)明的第二示例性實(shí)施例的存儲器單元陣列部件的布局的布 局圖；以及圖16是示出根據(jù)本發(fā)明的第二示例性實(shí)施例的存儲器單元陣列部件的布局的布 局圖。
具體實(shí)施例方式在下文中參考附圖描述并入了本發(fā)明的特定的示例性實(shí)施例。在附圖中，通過相同的附圖標(biāo)記來標(biāo)注相同的組件，并且適當(dāng)?shù)厥÷灾貜?fù)的描述。[第一示例性實(shí)施例]圖1是示出被包括在根據(jù)本發(fā)明的第 一示例性實(shí)施例的半導(dǎo)體存儲器件中的存 儲器單元陣列部件301的基本構(gòu)造的框圖。本發(fā)明的存儲器單元陣列部件301包括存儲 器單元陣列201和存儲器單元陣列202。存儲器單元陣列201存儲數(shù)據(jù)。存儲器單元陣 列202在外部和存儲器單元陣列201之間傳遞數(shù)據(jù)。在存儲器單元陣列301中，在圖1中 的橫向方向(行方向)上布線第一字線(第一控制信號)WL、第二字線(第二控制信號) YS、讀出放大器使能信號線(第四控制信號)SAN、以及預(yù)充電使能信號線(第三控制信 號)PC。在圖1中的縱向方向(列方向)上布線第一位線對BL0/BL1 (第一位線BLO和 BLl的對)和第二位線對DL0/DL1 (第二位線DLO和DLl的對)。在存儲器單元陣列 201中，M · N(M和N是1或者大于1的整數(shù))個(gè)第一存儲器單元101被布置為矩形。 在存儲器單元陣列202中在行方向上布置N個(gè)第二存儲器單元102。在這里，為了方便 起見 “WL”、“YS”、“BL0J”、"BLlj"、“DL0”、以及 “DL1” 不僅表示信 號線而且表示信號。接下來，將會參考圖1描述存儲器單元陣列部件301的電路構(gòu)造。存儲器單元 陣列201被連接至在行方向上布線的M條第一字線WL和在列方向上布線的N個(gè)第一位 線對BL0/BL1。在下文中，通過被描述為第一字線WL_i(i是1至M的整數(shù))來相互區(qū) 分M條第一字線WL。通過被描述為第一位線BLOJ (j是1至M的整數(shù))來相互區(qū)分N 條第一字線BL0。通過被描述為第一位線BLlJ來相互區(qū)分N條第一字線BL1。在這 里，在被布置在存儲器單元陣列201中的M · N個(gè)第一存儲器單元101中，被布置在第 i行中的N個(gè)第一存儲器單元101被連接至第一字線WL_i。存儲器單元陣列202被連接至在行方向上布線的N條第二字線YS、行方向上的 一個(gè)讀出放大器使能信號線SAN、在行方向上布線的一個(gè)預(yù)充電使能信號線PC、以及在 列方向上布線的一個(gè)第二位線對DL0/DL1。在下文中，通過被描述為第二字線YSJ來 相互區(qū)分N條第二字線YS。在這里，在被布置在存儲器單元陣列202中的行方向上的 N個(gè)第二存儲器單元102中，被布置在第j列方向上的第二存儲器單元102被連接至第二 字線YSJ。第二存儲器單元102中的每一個(gè)被共同地連接至預(yù)充電使能信號線PC、第 二位線對DL0/DL1、以及讀出放大器使能信號線SAN。此外，通過N個(gè)第二存儲器單 元102來共享預(yù)充電使能信號線PC、第二位線對DL0/DL1、以及讀出放大器使能信號線 SAN。存儲器單元陣列201通過第一位線對BL0/BL1被連接至存儲器單元陣列202。 實(shí)際上，被連接至存儲器單元陣列201中的第二字線YSJ的第二存儲器單元102通過第 一位線對BL0j_/BL1J (第一位線BLOJ和BLlJ的對)被連接至被布置在存儲器單元陣 列201中的第j列中的M個(gè)第一存儲器單元101。圖2是示出第一存儲器單元101的構(gòu)造的電路圖。如圖2中所示，第一存儲器 單元101是包括六個(gè)晶體管的普通存儲器單元。第一存儲器單元101包括NMOS驅(qū)動晶 體管Nl和N2、NMOS存取晶體管N3和N4、以及PMOS負(fù)載晶體管Pl和P2。第一存 儲器單元101進(jìn)一步包括高壓側(cè)電源端子VDD和低壓側(cè)電源端子GND。注意，為了方 便起見符號“VDD”不僅表示端子的名稱而且表示高壓側(cè)電源。此外，為了方便起見符號“GND”不僅表示端子的名稱而且表示低壓側(cè)電源。NMOS驅(qū)動晶體管Nl的漏極、NMOS驅(qū)動晶體管N2的柵極、PMOS負(fù)載晶體
管Pl的漏極、PMOS負(fù)載晶體管P2的柵極、以及NMOS存取晶體管N3的漏極通過用作第一存儲器結(jié)點(diǎn)對中的一個(gè)的第一存儲器結(jié)點(diǎn)NDO相互連接。NMOS驅(qū)動晶體管Nl的 柵極、NMOS驅(qū)動晶體管N2的漏極、PMOS負(fù)載晶體管Pl的柵極、PMOS負(fù)載晶體管 P2的漏極、以及NMOS存取晶體管N4的漏極通過用作第一存儲器結(jié)點(diǎn)對中的另一個(gè)的 第一存儲器結(jié)點(diǎn)NDl相互連接。NMOS驅(qū)動晶體管m和N2的源極被連接至低壓側(cè)電源 端子GND。PMOS負(fù)載晶體管Pl和P2的源極被連接至高壓側(cè)電源端子VDD。NMOS 存取晶體管N3的源極被連接至用作第一位線對中的一個(gè)的第一位線BLO。NMOS存取 晶體管N3的柵極被連接至第一字線WL。NMOS存取晶體管N4的源極被連接至用作第 一位線對中的另一個(gè)的第一位線BLl。NMOS存取晶體管N4的柵極被連接至第一字線 WL0在這里，NMOS驅(qū)動晶體管m和PMOS負(fù)載晶體管Pl組成一個(gè)CMOS反相器 電路。NMOS驅(qū)動晶體管N2和PMOS負(fù)載晶體管P2組成另一個(gè)CMOS反相器電路。 總之，基于要被輸入到NMOS驅(qū)動晶體管Nl和PMOS負(fù)載晶體管Pl的柵極的信號控制 在NMOS驅(qū)動晶體管Nl和PMOS負(fù)載晶體管Pl的源極和漏極之間流動的電流的導(dǎo)通/ 截止。因此，從NMSO驅(qū)動晶體管Nl或者PMOS負(fù)載晶體管Pl的漏極輸出反轉(zhuǎn)的信 號。要從NMOS驅(qū)動晶體管Nl的漏極或者PMOS負(fù)載晶體管Pl的漏極輸出的信號被輸 入到NMOS驅(qū)動晶體管N2和PMOS負(fù)載晶體管P2的柵極?；谝惠斎氲絅MOS驅(qū) 動晶體管N2和PMOS負(fù)載晶體管P2的柵極的信號控制在NMOS驅(qū)動晶體管N2和PMOS 負(fù)載晶體管P2的源極和漏極之間流動的電流的導(dǎo)通/截止。從NMSO驅(qū)動晶體管N2的 漏極或者PMOS負(fù)載晶體管P2的漏極輸出反轉(zhuǎn)的信號。要從NMOS驅(qū)動晶體管N2的漏 極或者PMOS負(fù)載晶體管P2的漏極輸出的信號被輸入到NMOS驅(qū)動晶體管Nl和PMOS 負(fù)載晶體管Pl的柵極。如上所述，第一存儲器單元101通過環(huán)狀連接的兩個(gè)CMOS反 相器保持作為數(shù)據(jù)的寫入信號的電壓電平(在下文中，被稱為存儲數(shù)據(jù))。然后，通過控 制在NMOS存取晶體管N3和N4的源極和漏極之間流動的電流的導(dǎo)通/截止來執(zhí)行從第 一存儲器單元101讀取存儲器數(shù)據(jù)和將存儲器數(shù)據(jù)寫入到第一存儲器單元101。圖3是示出第二存儲器單元102的構(gòu)造的電路圖。如圖3中所示，第二存儲器 單元102包括NMOS驅(qū)動晶體管N5和N6、NMOS存取晶體管N7和N8、PMOS負(fù)載晶 體管P3和P4、以及PMOS預(yù)充電晶體管P5和P6。NMOS驅(qū)動晶體管N5的漏極、NMOS驅(qū)動晶體管N6的柵極、PMOS負(fù)載晶體
管P3的漏極、PMOS負(fù)載晶體管P4的柵極、PMOS預(yù)充電晶體管P5的漏極、以及NMOS 存取晶體管N7的漏極通過用作第二存儲器結(jié)點(diǎn)對中的一個(gè)的第二存儲器結(jié)點(diǎn)SN0，或者 用作第一位線對BL1/BL0中的一個(gè)的第一位線BLO相互連接。NMOS驅(qū)動晶體管N5的 柵極、NMOS驅(qū)動晶體管N6的漏極、PMOS負(fù)載晶體管P3的柵極、PMOS負(fù)載晶體管 P4的漏極、PMOS預(yù)充電晶體管P6的漏極、以及NMOS存取晶體管N8的漏極通過用作 第二存儲器結(jié)點(diǎn)對中的另一個(gè)的第二存儲器結(jié)點(diǎn)SN1，或者用作第一位線對BL0/BL1中 的另一個(gè)的第一位線BLl相互連接。PMOS負(fù)載晶體管P3和P4以及PMOS預(yù)充電晶體管P5和P6的源極被連接至高壓側(cè)電源端子VDD。PMOS預(yù)充電晶體管P5和P6的柵極被連接至預(yù)充電使能信號線 PC。NMOS驅(qū)動晶體管N5和N6的源極被連接至存儲器結(jié)點(diǎn)放電端子SEB。NMOS存 取晶體管N7的源極被連接至用作第二位線對DL0/DL1中的一個(gè)的第二位線DLO。NMOS 存取晶體管N7的柵極被連接至第二字線YS。NMOS存取晶體管N8的源極被連接至用 作第二位線對DL0/DL1中的另一個(gè)的第二位線DLl。NMOS存取晶體管N8的柵極被連 接至第二字線YS。圖3中所示的第二存儲器單元102的NMOS驅(qū)動晶體管N5和N6、 NMOS存取晶體管N7和N8、以及PMOS負(fù)載晶體管P3和P4的電路構(gòu)造與第一存儲器 單元101的相類似，不同之處在于NMOS驅(qū)動晶體管N5和N6的源極被連接至存儲器結(jié) 點(diǎn)放電端子SEB。在這里，被布置在存儲器單元陣列2 02中的第j列(其中NMOS存取晶體管N7 和N8的柵極被連接至第二字線YSJ)中的第二存儲器單元102的第二存儲器結(jié)點(diǎn)對(第 二存儲器結(jié)點(diǎn)SNO和SNl的對)通過第一位線對BL0J/BL1J被連接至被布置在存儲器 單元陣列201中的第j行中的M個(gè)第一存儲器單元101。在圖3中所示的電路中，例如，當(dāng)PMOS預(yù)充電晶體管P5和P6被導(dǎo)通時(shí)，高 壓側(cè)電源VDD被提供給第二存儲器單元102的第二存儲器結(jié)點(diǎn)對(第二存儲器結(jié)點(diǎn)SNO 和SNl的對)，或者第一位線對BL0/BL1。在這樣的情況下，第二存儲器單元102表示 其中存儲器數(shù)據(jù)沒有被存儲到其的中間狀態(tài)。例如，將會描述當(dāng)PMOS預(yù)充電晶體管P5和P6被截止，并且通過讀出放大器 使能信號SAN使得存儲器結(jié)點(diǎn)放電端子SEB處于浮動狀態(tài)時(shí)的情況。在這樣的情況下， NMOS驅(qū)動晶體管N5和N6的源極電壓沒有被固定在低壓側(cè)電源GND。因此，第二存 儲器單元102表示其中存儲器數(shù)據(jù)沒有被存儲到其的中間狀態(tài)。此外，例如，將會描述當(dāng)PMOS預(yù)充電晶體管P5和P6被截止，并且讀出放大 器使能信號SAN處于低壓側(cè)電源GND時(shí)的情況。在這樣的情況下，像第一存儲器單元 101—樣，第二存儲器單元102存儲存儲器數(shù)據(jù)。然后，通過在NMOS存取晶體管N7 和N8的源極和漏極之間流動的電路的導(dǎo)通/截止控制來執(zhí)行存儲器數(shù)據(jù)的讀取和寫入操作。圖4是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體存儲器件的整體構(gòu)造的示 例的框圖。圖4中所示的電路的示例包括被布置成矩陣的多個(gè)存儲器單元陣列部件301、 字線驅(qū)動器電路(字線控制電路303)、讀出放大器電路304、以及寫入驅(qū)動器電路(寫入 控制電路)305。在行方向上布線被連接至字線驅(qū)動器電路303的預(yù)充電使能信號線PC、第一字 線WL、第二字線YS、以及讀出放大器使能信號線SAN。然后第一字線WL、相對應(yīng)的 第二字線YS、讀出放大器使能信號線SAN、以及預(yù)充電使能信號線PC被連接至存儲器 單元陣列部件301中的每一個(gè)。在列方向上布線被連接至讀出放大器電路304和寫入驅(qū) 動器電路305的第二位線對DL0/DL1。然后，存儲器單元陣列部件301中的每一個(gè)被連 接至相對應(yīng)的第二位線對DL0/DL1。接下來，將會參考圖5描述根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體存儲器 件的操作。在待機(jī)狀態(tài)下，第一字線WL、所有的第二字線YS、讀出放大器使能信號 SAN、以及預(yù)充電使能信號PC的電壓電平處于低壓側(cè)電源GND的電壓。在這樣的情況下，通過第一字線WL使NMOS存取晶體管N3和N4變成截止。因此，第一存儲器單 元101保持已經(jīng)存儲的存儲器數(shù)據(jù)。此外，通過預(yù)充電使能信號PC使PMOS預(yù)充電晶 體管P5和P6變成導(dǎo)通。因此，第二存儲器單元102的第二存儲器結(jié)點(diǎn)對(第二存儲器 結(jié)點(diǎn)SNO和SNl的對)、或者第一位線對BL0/BL1被初步充電到高壓側(cè)電源VDD的電 壓。在這樣的情況下，第二存儲器單元102表示其中存儲器數(shù)據(jù)沒有被存儲到其的中間 狀態(tài)。將會描述根據(jù)本發(fā)明的第一示例性實(shí)施例 的半導(dǎo)體存儲器件的讀取操作。如上 所述，在執(zhí)行讀取操作之前第二位線對DL0/DL1中的每一個(gè)被初步地充電到高電壓側(cè)電 源VDD的電壓。如上所述，存儲器單元陣列部件301包括第一存儲器單元陣列201，其 中M · N個(gè)第一存儲器單元101被布置成矩陣；和第二存儲器單元陣列202，其中N個(gè) 第二存儲器單元102被布置在行方向上。在下文中，在從被布置在存儲器單元陣列部件 301的第一存儲器單元陣列201中的第i行第j列中的第一存儲器單元101讀取存儲器數(shù) 據(jù)的情況下將會描述根據(jù)本示例性實(shí)施例的半導(dǎo)體存儲器件的讀取操作。首先，預(yù)充電使能信號PC被轉(zhuǎn)變?yōu)楦唠妷簜?cè)電源VDD。因此，PMSO預(yù)充電 晶體管P5和P6變成截止。接下來，被連接至用作數(shù)據(jù)讀取的對象的第一存儲器單元101 的第一字線WL_i被轉(zhuǎn)變?yōu)楦唠妷簜?cè)電源VDD。因此，第一存儲器單元101的NMOS存 取晶體管N3和N4變成導(dǎo)通。因此，被保持在第一存儲器單元101的存儲器數(shù)據(jù)被輸出 到第一位線對BL0J/BL1J。在生成第一位線BLOJ和BLlJ之間的電壓差之后，讀出放大器使能信號SAN 被轉(zhuǎn)變?yōu)榈蛪簜?cè)電源GND。因此，NMOS驅(qū)動晶體管N5和N6的源極端子的電壓電平 也被轉(zhuǎn)變?yōu)榈蛪簜?cè)電源GND。第二存儲器單元102放大第一位線對BLOJ/BLIJ (第二存 儲器結(jié)點(diǎn)的對)的電壓之間的差，并且保持放大的存儲器數(shù)據(jù)(讀取數(shù)據(jù)的電壓的差)。接下來，被連接至第二存儲器單元102的第二字線YSJ被轉(zhuǎn)變?yōu)楦邏簜?cè)電源 VDD。因此，NMSO存取晶體管N7和N8變成導(dǎo)通。因此，被保持在第二存儲器單元 102中的放大的存儲器數(shù)據(jù)(數(shù)據(jù)的電壓的差)被輸出到第二位線對DL0/DL1。傳感放 大器電路304放大第二位線DLO和DLl之間的電壓的差，并且輸出放大的信號作為讀取 信號。在這里，例如，第二存儲器單元102用作控制被布置在第j列中的M個(gè)第一存儲 器單元101的讀取操作的本地讀取電路。接下來，將會描述根據(jù)本發(fā)明的第一示例性實(shí)施例的半導(dǎo)體存儲器件的寫入操 作。如上所述，在執(zhí)行寫入操作之前第二位線對DL0/DL1被初步地充電到高壓側(cè)電源 VDD的電壓。如上所述，存儲器單元陣列部件301包括第一存儲器單元陣列201，其中 M · N個(gè)第一存儲器單元101被布置成矩陣；和第二存儲器單元陣列202，其中N個(gè)第 二存儲器單元102被布置在行方向上。在下文中，在將存儲器數(shù)據(jù)寫入到被布置在存儲 器單元陣列部件301的第一存儲器單元陣列201中的第i行第j列中的第一存儲器單元101 的情況下將會描述根據(jù)本示例性實(shí)施例的半導(dǎo)體存儲器件的寫入操作。首先，預(yù)充電使能信號PC被轉(zhuǎn)變?yōu)楦唠妷簜?cè)電源VDD。因此，PMOS預(yù)充電 晶體管P5和P6變成截止。接下來，被連接至用作數(shù)據(jù)寫入的對象的第一存儲器單元101 的第一字線WL_i被轉(zhuǎn)變?yōu)楦唠妷簜?cè)電源VDD。因此，第一存儲器單元101的NMOS 存取晶體管N3和N4變成導(dǎo)通。此外，讀出放大器使能信號SAN被轉(zhuǎn)變?yōu)榈蛪簜?cè)電源GND。因此，NMOS驅(qū)動晶體管N5和N6的源極端子的電壓電平也被轉(zhuǎn)變?yōu)榈蛪簜?cè)電源 GND0另一方面，寫入驅(qū)動器電路305基于來自于外部的寫入信號放電第二位線對 DL0/DL1中的一個(gè)。因此，生成大于讀取操作中電壓差的第二位線DLO和DLl之間的
電壓差。這里，第二字線YSj_被轉(zhuǎn)變?yōu)楦邏簜?cè)電源VDD。因此，第二存儲器單元102 的NMOS存取晶體管N7和N8變成導(dǎo)通。因此，第二位線對DL0/DL1的信號中的每一 個(gè)被輸入到第一位線對BL0J/BL1J (第二存儲器結(jié)點(diǎn)的對)。第二存儲器單元102放大 第二存儲器結(jié)點(diǎn)對的電壓的差并且保持放大的存儲器數(shù)據(jù)(數(shù)據(jù)的電壓的差)。第二存儲器單元102通過第一位線對BL0J_/BL1J_將放大的存儲器數(shù)據(jù)(寫入數(shù) 據(jù)的電壓的差)輸出到用作數(shù)據(jù)寫入的對象的第一存儲器單元101。在這里，例如，第二 存儲器單元102用作控制被布置在第j列中的M個(gè)第一存儲器單元101的寫入操作的本地 寫入電路。如上所述，根據(jù)本發(fā)明的示例性實(shí)施例的電路包括多個(gè)第一存儲器單元101和 多個(gè)第二存儲器單元102。第二存儲器單元102用作本地讀取電路和寫入電路。然后， 根據(jù)本發(fā)明的示例性實(shí)施例的電路從選擇的第一存儲器單元101讀取數(shù)據(jù)，并且將數(shù)據(jù) 寫入到該選擇的第一存儲器單元101。此外，與傳統(tǒng)的存儲器單元相比，第二存儲器單 元102包括更少數(shù)目的晶體管。因此，即使第二存儲器單元102增加并且通過第二存儲 器單元102中的每一個(gè)控制的第一存儲器單元101減少，并且能夠抑制電路規(guī)模的增加。 此外，在本發(fā)明的示例性實(shí)施例中，以規(guī)則的方式布置第一存儲器單元陣列201和第二 存儲器單元陣列202。此外，在第一存儲器單元陣列201中，多個(gè)第一存儲器單元101被 布置成矩陣。在第二存儲器單元陣列202中，多個(gè)第二存儲器單元102被布置成矩陣。 因此，抑制了由于器件差異導(dǎo)致的數(shù)據(jù)讀取精度的下降而第一存儲器單元101的單元占 有比率沒有下降。將會描述包括多個(gè)第一存儲器單元101的第一存儲器單元陣列201和第一存儲器 單元101。圖6是示出第一存儲器單元101的布局的示例的布局圖。如圖6中所示，在 紙平面上的右側(cè)中的縱向方向上延伸的N型擴(kuò)散區(qū)域66形成在半導(dǎo)體基板上。在N型擴(kuò) 散區(qū)域66上以規(guī)則的間隔布置三個(gè)接觸59、60、61。接觸59被連接至第一字線BL0。 接觸60被連接至第一存儲器結(jié)點(diǎn)ND0。接觸61被連接至低壓側(cè)電源端子GND。在橫 向方向上延伸的柵極多晶硅69形成在接觸59和60之間的N型擴(kuò)散區(qū)域66上。柵極多 晶硅69通過接觸62連接至第一字線WL?？傊?，接觸59是NMOS存取晶體管N3的源 極端子。接觸62是NMOS存取晶體管N3的柵極端子。接觸60是NMOS存取晶體管 N3的漏極端子。在橫向方向上延伸的柵極多晶硅70形成在接觸60和61之間的N型擴(kuò) 散區(qū)域66上。柵極多晶硅70通過接觸56連接至存儲器結(jié)點(diǎn)ND1?？傊?，接觸61是 NMOS驅(qū)動晶體管m的源極端子。接觸56是NMOS驅(qū)動晶體管m的柵極端子。接 觸60是NMOS驅(qū)動晶體管Nl的漏極端子。如圖6中所示，在紙平面上的中心的縱向方向上延伸的P型擴(kuò)散區(qū)域64和65被 進(jìn)一步形成在半導(dǎo)體基板上。接觸55和56被布置在P型擴(kuò)散區(qū)域64上。接觸55被連 接至高壓側(cè)電源端子VDD。與如上所述的柵極多晶硅70 —樣接觸56被連接至存儲器結(jié)點(diǎn)ND1。在橫向方向上延伸的柵極多晶硅67形成在接觸55和56之間的P型擴(kuò)散區(qū)域 64上。柵極多晶硅67通過接觸57被連接至存儲器結(jié)點(diǎn)NDO?？傊佑|55是PMOS 負(fù)載晶體管P2的源極端子。接觸57是PMOS負(fù)載晶體管P2的柵極端子。接觸56是 PMOS負(fù)載晶體管P2的漏極端子。接觸57和58被布置在P型擴(kuò)散區(qū)域65上。與如上 所述的多晶硅67 —樣接觸57被連接 至存儲器結(jié)點(diǎn)ND0。接觸58被連接至高壓側(cè)電源端 子VDD。上述柵極多晶硅70形成在接觸57和58之間的P型擴(kuò)散區(qū)域65上。總之， 接觸58是PMOS負(fù)載晶體管Pl的源極端子。接觸56是PMOS負(fù)載晶體管Pl的柵極端 子。接觸57是PMOS負(fù)載晶體管Pl的漏極端子。如圖6中所示，在紙平面上的左側(cè)中的縱向方向上延伸的N型擴(kuò)散區(qū)域63被進(jìn) 一步形成在半導(dǎo)體基板上。在N型擴(kuò)散區(qū)域63上以規(guī)則的間隔布置三個(gè)接觸51、52、以 及53。接觸51被連接至低壓側(cè)電源端子GND。接觸52被連接至第一存儲器結(jié)點(diǎn)NDl。 接觸53被連接至第一位線BL1。上述柵極多晶硅67形成在接觸51和52之間的N型擴(kuò) 散區(qū)域63上?？傊?，接觸51是NMOS驅(qū)動晶體管N2的源極端子。接觸57是NMOS 驅(qū)動晶體管N2的柵極端子。接觸52是NMOS驅(qū)動晶體管N2的漏極端子。在橫向方 向上延伸的柵極多晶硅68形成在接觸52和53之間的N型擴(kuò)散區(qū)域63上。柵極多晶硅 68通過接觸54被連接至第一字線WL。總之，接觸53是NMOS存取晶體管N4的源極 端子。接觸54是NMOS存取晶體管N4的柵極端子。接觸52是NMOS存取晶體管N4 的漏極端子。具有上述布局的多個(gè)第一存儲器單元101被布置成矩陣，例如，如圖7中 所示，從而組成第一存儲器單元陣列201。接下來，將會描述包括多個(gè)第二存儲器單元102的存儲器單元陣列202和第二 存儲器單元102。圖8是示出第二存儲器單元102的布局的示例的布局圖。如圖8中所 示，在紙平面上的右側(cè)中的縱向方向上延伸的N型擴(kuò)散區(qū)域88被形成在半導(dǎo)體基板上。 在N型擴(kuò)散區(qū)域88上以規(guī)則的間隔布置五個(gè)接觸76至80。接觸76被連接至第二位線 DL1。接觸77被連接至第二存儲器結(jié)點(diǎn)SN1。接觸78被連接至存儲器結(jié)點(diǎn)放電端子 SEB。接觸79被連接至第二存儲器結(jié)點(diǎn)SN0。接觸80被連接至第二位線DL0。在橫 向方向上延伸的矩形柵極多晶硅93形成在接觸76和77之間的N型擴(kuò)散區(qū)域88上。柵 極多晶硅93通過接觸85被連接至第二字線YS?？傊佑|76是NMOS存取晶體管N8 的源極端子。接觸85是NMOS存取晶體管N8的柵極端子。接觸77是NMOS存取晶 體管N8的漏極端子。在橫向方向上延伸的矩形柵極多晶硅90形成在接觸77和78之間 的N型擴(kuò)散區(qū)域88上。柵極多晶硅90通過接觸83被連接至第二存儲器結(jié)點(diǎn)SN0?？?之，接觸78是NMOS驅(qū)動晶體管N6的源極端子。接觸83是NMOS驅(qū)動晶體管N6的 柵極端子。接觸77是NMOS驅(qū)動晶體管N6的漏極端子。在橫向方向上延伸的矩形柵極多晶硅91形成在接觸78和79之間的N型擴(kuò)散區(qū) 域88上。柵極多晶硅91通過接觸84連接至第二存儲器結(jié)點(diǎn)SN1?？傊佑|78是 NMOS驅(qū)動晶體管N5的源極端子。接觸84是NMOS驅(qū)動晶體管N5的柵極端子。接 觸79是NMOS驅(qū)動晶體管N5的漏極端子。在橫向方向上延伸的矩形柵極多晶硅94形 成在接觸79和80之間的N型擴(kuò)散區(qū)域88上。柵極多晶硅94通過接觸86被連接至第二 字線YS?？傊佑|80是NMOS存取晶體管N7的源極端子。接觸86是NMOS存取 晶體管N7的柵極端子。接觸79是NMOS存取晶體管N7的漏極端子。如圖8中所示，在紙平面上的左側(cè)中的縱向方向上延伸的P型擴(kuò)散區(qū)域87形成在半導(dǎo)體基板上。在P型 擴(kuò)散區(qū)域87上以規(guī)則的間隔布置五個(gè)接觸71至75。接觸71、73、以及75被連接至高 壓側(cè)電源端子VDD。接觸72被連接至第二存儲器結(jié)點(diǎn)SNl。接觸74被連接至第二存 儲器結(jié)點(diǎn)SNO。在橫向方向上延伸的矩形柵極多晶硅89形成在接觸71和72之間的P型 擴(kuò)散區(qū)域87上。柵極多晶硅89通過接觸81被連接至預(yù)充電使能信號PC?？傊?，接觸 71是PMOS預(yù)充電晶體管P6的源極端子。接觸81是PMOS預(yù)充電晶體管P6的柵極端 子。接觸72是PMOS預(yù)充電晶體管P6的漏極端子。上述的柵極多晶硅90形成在接觸72和73之間的P型擴(kuò)散區(qū)域87上?？傊?， 接觸73是PMOS負(fù)載晶體管P4的源極端子。接觸83是PMOS負(fù)載晶體管P4的柵極端 子。接觸72是PMOS負(fù)載晶體管P4的漏極端子。上述柵極多晶硅91形成在接觸73和 74的P型擴(kuò)散區(qū)域87上。總之，接觸73是PMOS負(fù)載晶體管P3的源極端子。接觸 84是PMOS負(fù)載晶體管P3的柵極端子。接觸74是PMOS負(fù)載晶體管P3的漏極端子。 在橫向方向上延伸的矩形柵極多晶硅92形成在接觸74和75之間的P型擴(kuò)散區(qū)域87上。 柵極多晶硅92通過接觸82被連接至預(yù)充電使能信號PC。總之，接觸75是PMOS預(yù)充 電晶體管P5的源極端子。接觸82是PMOS預(yù)充電晶體管P5的柵極端子。接觸74是 PMOS預(yù)充電晶體管P5的漏極端子。具有上述布局的多個(gè)第二存儲器單元102被布置成 矩陣，例如如圖9中所示，從而組成第二存儲器單元陣列202。注意圖6中所示的電路采用包括如上所述的八個(gè)晶體管的SRAM電路。因此， 電路的面積小于現(xiàn)有技術(shù)的面積。此外，在圖6中所示的電路中，不是通過應(yīng)用邏輯設(shè) 計(jì)規(guī)則而是應(yīng)用存儲器設(shè)計(jì)規(guī)則來生成單元。因此，電路的面積進(jìn)一步變得更小。在這 里，第二存儲器單元102具有比第一存儲器單元101大的面積(單元尺寸)。第二存儲 器單元102的面積(單元尺寸)優(yōu)選是第一存儲器單元101的兩倍或者更大。例如，圖 8中所示的電路的面積大約是圖6中所示的電路的四倍?？傊?，第二存儲器單元102具 有能夠抑制器件差異的面積。因此，在本示例性實(shí)施例中，能夠抑制由于器件差異導(dǎo)致 的數(shù)據(jù)讀取精度的下降。此外，與第二存儲器單元陣列202相比較，第一存儲器單元陣 列201具有兩倍或者更大的面積。因此，在本示例性實(shí)施例中，能夠提高第一存儲器單 元101的單元占有比率。將會進(jìn)一步詳細(xì)地描述根據(jù)本示例性實(shí)施例的半導(dǎo)體存儲器件的 布局構(gòu)造。注 意，在本示例性實(shí)施例中，第二存儲器單元102的面積是第一存儲器單元101的面積的四倍。圖10是示出存儲器單元陣列部件301的布局的布局圖。存儲器單元陣列部件301 包括多個(gè)第一存儲器單元陣列201和與其相對應(yīng)的多個(gè)第二存儲器單元陣列202。第一 存儲器單元陣列201和與其相對應(yīng)的第二存儲器單元陣列202組成存儲器單元陣列部件。 在本示例性實(shí)施例中，將會描述當(dāng)?shù)谝淮鎯ζ鲉卧嚵?01和第二存儲器單元陣列202的 行方向上的長度大約相同時(shí)的示例。在組成存儲器單元陣列部件301的存儲器單元陣列部件(圖10中的放大圖)中， 第二存儲器單元陣列202被布置在紙平面的上側(cè)中。第一存儲器單元陣列201被布置在 紙平面的下側(cè)中。第一存儲器單元陣列201和第二存儲器單元陣列202被布置為在列方 向上彼此相對。如上所述，在第一存儲器單元陣列201中，多個(gè)第一存儲器單元101被布置成矩陣。在第二存儲器單元陣列202中，多個(gè)第二存儲器單元102被布置成矩陣。 在這里，第二存儲器單元102中的每一個(gè)放大并且存儲被寫入到被布置在相對應(yīng)的列中 的多個(gè)第一存儲器單元101中的一個(gè)或者從其讀取的數(shù)據(jù)的電壓的差。此外，通過增加被布置在第一存儲器單元陣列201中的第一存儲器單元101的數(shù) 目使得第一存儲器單元陣列201的面積是第二存儲器單元陣列202的兩倍或者更大?？?之，通過增加由第二存儲器單元102中的每一個(gè)控制的第一存儲器單元101的數(shù)目使得第 一存儲器單元陣列201的面積是第二存儲器單元陣列202的兩倍或者更大。這使得能夠 提高第一存儲器單元101的單元占有比率。當(dāng)?shù)谝淮鎯ζ鲉卧嚵?01的面積小于第二 存儲器單元陣列202的兩倍時(shí)，第一存儲器單元101的單元占有比率下降。結(jié)果，電路 規(guī)模增加。在圖10中所示的電路中，通過在列方向上放置具有上述布局構(gòu)造的多個(gè)存儲 器單元陣列部件來組成存儲器單元陣列部件301。 圖11是示出存儲器單元陣列部件302的布局的布局圖。存儲器單元陣列部件 302包括多個(gè)第一存儲器單元201和與其相對應(yīng)的多個(gè)第二存儲器單元陣列202。在圖11 中，不同于圖10，在存儲器單元陣列部件中的每一個(gè)中，第二存儲器單元202被分離地 布置在兩個(gè)部分中。然后，第一存儲器單元陣列201被布置在第二存儲器單元陣列202 的分離的兩個(gè)部分之間。在下文中，第二存儲器單元陣列202中的一個(gè)被稱為第二存儲 器單元陣列202a，并且第二存儲器單元陣列202中的另一個(gè)被稱為第二存儲器單元陣列 202b。在組成存儲器單元陣列部件302的存儲器單元陣列部件(圖11中的放大圖)中， 第二存儲器單元陣列202a被布置在紙平面的上側(cè)中。第二存儲器單元陣列202b被布置 在紙平面的下側(cè)中。第一存儲器單元陣列201被布置在紙平面的中心中。第二存儲器單 元陣列202a的下側(cè)和第一存儲器單元陣列201的上側(cè)被布置為在列方向上面對面。第一 存儲器單元陣列201的下側(cè)和第二存儲器單元陣列202b的上側(cè)被布置為在列方向上面對 面。在這里，第二存儲器單元102中的每一個(gè)放大并且存儲被寫入到被布置在相對應(yīng)的 列中的多個(gè)第一存儲器單元101中的一個(gè)或者從其讀取的數(shù)據(jù)的電壓的差。根據(jù)如上所 述的布局構(gòu)造，能夠獲得與圖10中的情況相類似的效果。圖12是示出存儲器單元陣列部件303的布局的布局圖。存儲器單元陣列部件 303包括多個(gè)第一存儲器單元陣列201和與其相對應(yīng)的多個(gè)第二存儲器單元陣列202。不 同于圖10，通過鏡像反轉(zhuǎn)每對第一單元陣列201和第二單元陣列202從而在列方向上布置 組成存儲器單元陣列部件303的存儲器單元陣列部件。換言之，在列方向上以鏡像反轉(zhuǎn) 布置相鄰的存儲器單元陣列部件。根據(jù)上述布局構(gòu)造，能夠減少第一存儲器單元陣列201 和第二存儲器單元陣列202之間的分離區(qū)域的數(shù)目。因此，這使得能夠進(jìn)一步提高第一 存儲器單元101的單元占有比率。如上所述，根據(jù)本發(fā)明的半導(dǎo)體存儲器件具有能夠通過第二存儲器單元101抑 制器件差異的面積。然后，第一存儲器單元陣列201的面積是第二存儲器單元陣列202 的兩倍或者更大。因此，根據(jù)本發(fā)明的半導(dǎo)體存儲器件能夠抑制由于器件差異導(dǎo)致的數(shù) 據(jù)讀取精度的減少而第一存儲器單元101的單元占有比率沒有下降。[第二示例性實(shí)施例]在第一示例性實(shí)施例中，描述了當(dāng)字線驅(qū)動器電路303直接輸出讀出放大器使能信號SAN時(shí)的示例。另一方面，在第二示例性實(shí)施例中將會描述當(dāng)進(jìn)一步包括生成讀 出放大器使能信號SAN的放大控制電路103 (控制單元)時(shí)的示例。字線驅(qū)動器電路303 輸出控制信號(第五控制信號)SE替代讀出放大器使能信號SAN。放大控制電路103基 于來自于字線驅(qū)動器電路303的控制信號SE控制讀出放大器使能信號SAN的輸出。其 它的電路構(gòu)造與第一示例性實(shí)施例中的相類似，并且因此描述將會被省略。圖13是示出放大控制電路103和包括放大控制電路103的第三存儲器單元203 的布局的布局圖。例如，放大控制電路103是包括PMOS晶體管P7和NMOS晶體管N9 的反相器。反相器接收來自于字線驅(qū)動器電路303的控制信號SE，并且將讀出放大器使 能信號SAN輸出到與其相對應(yīng)的第二存儲器單元102的存儲器結(jié)點(diǎn)放電端子SEB。在行 方向上布置具有上述電路構(gòu)造的用于放大控制電路103的多個(gè)單元并且多個(gè)第二存儲器 單元102被布置成矩陣，從而組成第三存儲器單元陣列203。在圖13中的示例中，在列方向上面對面地布置包括放大控制電路103的存儲器 單元陣列和包括第二存儲器單元102的存儲器單元陣列。在這里，放大控制電路103中 的每一個(gè)將具有高驅(qū)動能力的讀出放大器使能信號SAN輸出到與其相對應(yīng)的第二存儲器 單元102的存儲器結(jié)點(diǎn)放電端子SEB。通常，為了防止大電流流入讀出放大器使能信號SAN，在被共同地連接至一個(gè) 讀出放大器使能信號SAN的第二存儲器單元102的數(shù)目中存在限制。例如，如圖1中所 示，當(dāng)字線驅(qū)動器電路303直接地輸出讀出放大器使能信號SAN時(shí)，被布置在行方 向上 的第二存儲器單元102的數(shù)目被限制。另一方面，在第二示例性實(shí)施例中，具有高驅(qū)動 能力的讀出放大器使能信號SAN被提供給第二存儲器單元102中的每一個(gè)。因此，字線 驅(qū)動器電路303中的一個(gè)能夠控制的第二存儲器單元102的數(shù)目沒有被限制。結(jié)果，能 夠提高第一存儲器單元101的單元占有比率。圖14是示出存儲器單元陣列部件304的布局的布局圖。存儲器單元陣列部件 304包括多個(gè)第一存儲器單元陣列201和與其相對應(yīng)的多個(gè)第三存儲器單元陣列203。第 一存儲器單元陣列201中的一個(gè)和與其相對應(yīng)的第三存儲器單元陣列203中的一個(gè)組成存 儲器單元陣列部件。在本示例性實(shí)施例中，將會描述當(dāng)?shù)谝淮鎯ζ鲉卧嚵?01和第三 存儲器單元陣列203的行方向上的長度大約相同時(shí)的示例。在組成存儲器單元陣列部件304的存儲器單元陣列部件(圖14中的放大圖)中， 第三存儲器單元陣列203被布置在紙平面的上側(cè)中。第一存儲器單元陣列201被布置在紙 平面的下側(cè)中。第一存儲器單元陣列201和第三存儲器單元陣列203被布置為在列方向 上面對面。如上所述，在第一存儲器單元陣列201中，多個(gè)第一存儲器單元101被布置 成矩陣。在第三存儲器單元陣列203中，多個(gè)放大控制電路103被布置在行方向上。此 夕卜，在第三存儲器單元陣列203中，多個(gè)第二存儲器單元102被布置成矩陣。在這里， 第二存儲器單元102中的每一個(gè)放大并且存儲被寫入到被布置在相對應(yīng)的列中的多個(gè)第 一存儲器單元101中的一個(gè)或者從其讀取的數(shù)據(jù)的電壓的差。此外，通過增加被布置在第一存儲器單元陣列201中的第一存儲器單元101的數(shù) 目使得第一存儲器單元陣列201的面積是第三存儲器單元陣列203的兩倍或者更大?？?之，通過增加由第二存儲器單元102中的每一個(gè)控制的第一存儲器單元101的數(shù)目使得第 一存儲器單元陣列201的面積是第三存儲器單元陣列203的兩倍或者更大。這使得能夠提高第一存儲器單元101的單元占有比率。當(dāng)?shù)谝淮鎯ζ鲉卧嚵?01的面積小于第三 存儲器單元陣列203的兩倍時(shí)，第一存儲器單元101的單元占有比率下降。結(jié)果，電路 規(guī)模增加。在圖14中所示的電路中，通過在列方向上放置具有上述布局構(gòu)造的多個(gè)存儲 器單元陣列部件來組成存儲器單元陣列部件304。圖15是示出存儲器單元陣列 部件305的布局的布局圖。存儲器單元陣列部件 305包括多個(gè)第一存儲器單元201和與其相對應(yīng)的多個(gè)第三存儲器單元陣列203。不同于 圖14，在圖15中的存儲器單元陣列部件中的每一個(gè)中，第三存儲器單元陣列203被分離 地布置在兩個(gè)部分中。然后，第一存儲器單元陣列201被布置在第三存儲器單元陣列203 的分離的兩個(gè)部分之間。在下文中，第三存儲器單元陣列203中的一個(gè)被稱為第三存儲 器單元陣列203a，并且第三存儲器單元陣列203中的另一個(gè)被稱為第三存儲器單元陣列 203b。在組成存儲器單元陣列部件305的存儲器單元陣列部件(圖15中的放大圖)中， 第三存儲器單元陣列203a被布置在紙平面的上側(cè)中。第三存儲器單元陣列203b被布置 在紙平面的下側(cè)中。第一存儲器單元陣列201被布置在紙平面的中心中。第三存儲器單 元陣列203a的下側(cè)和第一存儲器單元陣列201的上側(cè)被布置為在列方向上面對面。第一 存儲器單元陣列201的下側(cè)和第三存儲器單元陣列203b的上側(cè)被布置為在列方向上面對 面。在這里，第二存儲器單元102中的每一個(gè)放大并且存儲被寫入到被布置在相對應(yīng)的 列中的多個(gè)第一存儲器單元101中的一個(gè)或者從其讀取的數(shù)據(jù)的電壓的差。根據(jù)如上所 述的布局構(gòu)造，能夠獲得與圖14中的情況相類似的效果。圖16是示出存儲器單元陣列部件306的布局的布局圖。存儲器單元陣列部件 306包括多個(gè)第一存儲器單元陣列201和與其相對應(yīng)的多個(gè)第三存儲器單元陣列203。不 同于圖14，通過鏡像反轉(zhuǎn)每對第一單元陣列201和第三單元陣列203，在列方向上布置組 成存儲器單元陣列部件306的存儲器單元陣列部件。換言之，在圖16的列方向上以鏡像 反轉(zhuǎn)布置相鄰的存儲器單元陣列部件。根據(jù)上述布局構(gòu)造，能夠減少第一存儲器單元陣 列201和第三存儲器單元陣列203之間的分離的區(qū)域的數(shù)目。因此，這使得能夠進(jìn)一步 提高第一存儲器單元101的單元占有率。如上所述，根據(jù)本示例性實(shí)施例的半導(dǎo)體存儲器件具有能夠通過第二存儲器單 元102抑制器件差異的面積。然后，第一存儲器單元陣列201的面積是第三存儲器單元陣 列203的兩倍或者更大。因此，根據(jù)本示例性實(shí)施例的半導(dǎo)體存儲器件能夠抑制由于器 件差異導(dǎo)致的數(shù)據(jù)讀取精度的減少而沒有第一存儲器單元101的單元占有比率的下降。注意，本發(fā)明不限于上述示例性實(shí)施例而是能夠在不脫離本發(fā)明的精神的情況 下適當(dāng)?shù)剡M(jìn)行修改。例如，在上述示例性實(shí)施例中，第一存儲器單元陣列201和第二存 儲器單元陣列202 (或者第三存儲器單元陣列203)的行方向上的長度大約是相同的。然 而，其不限于此示例。例如，可以應(yīng)用其中第一存儲器單元陣列201的行方向上的長度 比第二存儲器單元陣列202 (或者第三存儲器單元陣列203)的長的布局。此外，能夠在 從而生成的空間中布置諸如虛單元等等的其它單元。此外，在上述的示例性實(shí)施例中，應(yīng)用了其中第一存儲器單元101是SRAM的 電路。然而，其不限于本示例。例如，可以應(yīng)用其中第一存儲器單元101是DRAM(動 態(tài)隨機(jī)存取存儲器)的電路。
此外，在上述的示例性實(shí)施例中，放大控制電路103是包括PMOS晶體管P7和 NMOS晶體管N9的反相器。然而，其不限于本示例。例如，可以應(yīng)用下述電路構(gòu)造， 其中放大控制電路103僅包括NMOS晶體管N9并且基于控制信號SE改變存儲器結(jié)點(diǎn)放 電端子SEB和低壓側(cè)電源GND的導(dǎo)通/截止。本領(lǐng)域的技術(shù)人員能夠根據(jù)需要組合第一和第二示例性實(shí)施例。雖然已經(jīng)按照若干示例性實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將理解 本發(fā)明可以在所附的權(quán)利要求的精神和范圍內(nèi)以各種修改來實(shí)踐，并且本發(fā)明并不限于 上述的示例。此外，權(quán)利要求的范圍不受到上述的示例性實(shí)施例的限制。 此外，應(yīng)當(dāng)注意的是，申請人意在涵蓋所有權(quán)利要求要素的等同形式，即使在 后期的審查過程中對權(quán)利要求進(jìn)行過修改亦是如此。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括第一存儲器單元陣列，其中多個(gè)第一存儲器單元被布置成矩陣，數(shù)據(jù)被從所述第一 存儲器單元讀取或者被寫入到所述第一存儲器單元；和第二存儲器單元陣列，其中多個(gè)第二存儲器單元被布置成矩陣，所述第二存儲器單 元放大并且存儲被布置在相對應(yīng)的列中的所述多個(gè)第一存儲器單元中的一個(gè)存儲器單元 的數(shù)據(jù)，所述第一存儲器單元陣列和所述第二存儲器單元陣列被布置為在列方向上面對面；所述第二存儲器單元的面積大于所述第一存儲器單元的面積；并且所述第一存儲器單元陣列的面積是所述第二存儲器單元陣列的面積的兩倍或者更大。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述第二存儲器單元包括NMOS存 取晶體管、PMOS負(fù)載晶體管、具有被外部控制的源極端子的NMOS驅(qū)動晶體管、以及 PMOS預(yù)充電晶體管。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述第二存儲器單元的面積是所述第 一存儲器單元的面積的兩倍或者更大。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中在行方向上的所述第一存儲器單元陣 列的長度等于或者大于所述第二存儲器單元陣列的長度。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述第二存儲器單元中的每一個(gè)存儲器單元通過第一位線對被連接至在相對應(yīng)的列 中布置的多個(gè)第一存儲器單元，并且放大并且存儲要被寫入到所述第一存儲器單元中的 一個(gè)存儲器單元的數(shù)據(jù)或者從所述第一存儲器單元中的一個(gè)存儲器單元讀取的數(shù)據(jù)。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，包括多個(gè)存儲器單元陣列部件，所述多個(gè)存儲器單元陣列部件包括第一存儲器單元陣列 和所述第二存儲器單元陣列，其中，所述多個(gè)存儲器單元陣列部件在所述列方向上被相鄰地布置。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器件，其中以鏡像反轉(zhuǎn)來布置彼此相鄰的所述多 個(gè)存儲器單元陣列部件。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器件，其中， 所述存儲器單元陣列部件被分離地布置在兩個(gè)區(qū)域中； 所述分離的兩個(gè)區(qū)域被布置為在所述列方向上面對面；并且 所述第一存儲器單元陣列被布置在所述分離的兩個(gè)區(qū)域之間。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述第二存儲器單元陣列包括與所述第二存儲器單元相對應(yīng)的被布置成矩陣的多個(gè) 控制單元；并且所述控制單元被連接至與其相對應(yīng)的所述第二存儲器單元的低壓側(cè)電源。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器件，其中所述控制單元是反相器。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器件，其中所述控制單元是NMOS晶體管。
12.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器件，包括字線控制電路，所述字線控制電路輸出用以選擇所述第一存儲器單元的第一控制信號以及用以選擇所述第二存儲器單元的第二控制信號，數(shù)據(jù)被從所述第一存儲器單元讀 取或者被寫入所述第一存儲器單元；讀出放大器電路，所述讀出放大器電路在讀取操作中，對于從要被選擇的所述第二 存儲器單元處通過與其對應(yīng)的第二位線對所輸入的數(shù)據(jù)的電壓的差進(jìn)行放大，并且輸出 放大的信號作為讀取信號；以及寫入控制電路，所述寫入控制電路在寫入操作中基于來自于外部的寫入信號將數(shù)據(jù) 輸出到與要被選擇的所述第二存儲器單元相連接的所述第二位線對。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器件，其中所述字線控制電路將控制預(yù)充電操作的第三控制信號輸出到所述第二存儲器單元的 預(yù)充電晶體管，并且將控制激活操作的第四控制信號輸出到所述第二存儲器單元的低壓 側(cè)電源端子。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器件，其中，所述第二存儲器單元陣列包括與所述第二存儲器單元相對應(yīng)的呈矩陣方式的多個(gè)控 制單元；并且所述控制單元被連接至與其相對應(yīng)的所述第二存儲器單元的低壓側(cè)電源。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲器件，其中所述字線控制電路將控制預(yù)充電操作的第三控制信號輸出到所述第二存儲器單元的 預(yù)充電晶體管，并且將控制激活操作的第五控制信號輸出到所述控制單元。
全文摘要
本發(fā)明涉及一種半導(dǎo)體存儲器件。根據(jù)本發(fā)明的半導(dǎo)體存儲器件包括第一存儲器單元陣列，其中多個(gè)第一存儲器單元被布置成矩陣，數(shù)據(jù)被從第一存儲器單元讀取或者被寫入到第一存儲器單元；和第二存儲器單元陣列，其中多個(gè)第二存儲器單元被布置成矩陣，所述第二存儲器單元放大并且存儲被布置在相對應(yīng)的列中的多個(gè)第一存儲器單元中的一個(gè)存儲器單元的數(shù)據(jù)。第一存儲器單元陣列和第二存儲器單元陣列被布置為在列方向上面對面。第二存儲器單元的面積大于第一存儲器單元的面積。第一存儲器單元陣列的面積是第二存儲器單元陣列的面積的兩倍或者更大。
文檔編號H01L27/11GK102024816SQ20101028430
公開日2011年4月20日 申請日期2010年9月14日 優(yōu)先權(quán)日2009年9月14日
發(fā)明者武田晃一 申請人:瑞薩電子株式會社