專利名稱：半導體器件結構的制造方法及其結構的制作方法
技術領域：
本發(fā)明涉及半導體器件設計及其制造技術領域，特別涉及一種在柵極形成之前自對準形成源/漏區(qū)的CMOS器件的制造方法及其結構。
背景技術：
隨著半導體技術的發(fā)展，對CMOS (互補金屬氧化物半導體)器件的性能和特征尺寸的要求越來越高，尤其是在45納米及以下工藝集成中，替代柵(!^placement gate)工藝有廣泛應用。圖1為現(xiàn)有技術中典型的替代柵工藝示意圖，包括先形成犧牲柵100，接著形成源/漏區(qū)200、側(cè)墻300和源/漏區(qū)硅化物覆蓋層400，然后去除犧牲柵100以在側(cè)墻300 的內(nèi)壁形成開口 500，最后在開口中形成替代柵堆疊。這種工藝的優(yōu)點在于，替代柵堆疊形成在源/漏區(qū)生成之后，從而避免了高溫退火以及其他的源/漏工藝對柵堆疊中的介質(zhì)和導體的不良影響。但是此工藝存在以下缺陷替代柵工藝復雜成本高；在CM0SFET(互補金屬氧化物半導體場效應晶體管)中集成接觸孔變得越來越困難；在CMOS器件中實現(xiàn)高k介質(zhì)/金屬柵工藝更加困難。因而開發(fā)既具備替代柵工藝的有益效果，又能夠改進其工藝缺陷的新型制造技術勢在必行。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術問題之一，特別是不必借助犧牲柵而達到替代柵工藝的效果，從而避免了替代柵工藝的諸多缺陷。為達到上述目的，一方面，本發(fā)明提出一種半導體器件結構的制造方法，包括提供半導體襯底；在所述半導體襯底上形成第一絕緣層；嵌入所述第一絕緣層和半導體襯底形成淺溝槽隔離；嵌入所述半導體襯底形成溝道區(qū)；形成所述溝道區(qū)上的柵堆疊線；其中， 在形成所述溝道區(qū)之前，所述方法進一步包括對所述半導體襯底進行源/漏區(qū)注入。優(yōu)選地，其中第一絕緣層包括Si3N4、SiO2, SiOF, SiCOH、SiO、SiCO、SiCON 和 SiON 中的任一種或多種的組合。可選地，如果在形成所述第一絕緣層之前進行源/漏區(qū)注入，則形成所述淺溝槽隔離之后，所述方法進一步包括回刻所述第一絕緣層；在回刻后的第一絕緣層上形成第二絕緣層，所述第二絕緣層與第一絕緣層的材料相同；則形成所述溝道區(qū)時，進一步包括將所述溝道區(qū)上方的第二絕緣層也進行刻蝕。可選地，如果在形成所述淺溝槽隔離之后進行源/漏區(qū)注入，則形成所述淺溝槽隔離之后，所述方法進一步包括去除覆蓋在有源區(qū)上的所述第一絕緣層；對所述半導體襯底進行源/漏區(qū)注入；在所述半導體襯底上形成第二絕緣層，所述第二絕緣層與第一絕緣層的材料相同；則形成所述溝道區(qū)時，包括將所述溝道區(qū)上方的第二絕緣層進行刻蝕。優(yōu)選地，形成所述溝道區(qū)包括嵌入所述第一絕緣層和半導體襯底形成條狀凹槽， 所述凹槽的底部高于所述淺溝槽隔離的底部；在所述凹槽底部形成第三絕緣層；在所述凹槽內(nèi)、所述第三絕緣層上形成溝道區(qū)。優(yōu)選地，所述第三絕緣層包括Si3N4、SiO2, SiOF, SiCOH、SiO、SiCO、SiCON 和 SiON 中的任一種或多種的組合。

優(yōu)選地，形成所述溝道區(qū)的方法包括以所述凹槽內(nèi)暴露的側(cè)壁為源外延生長溝道區(qū)。優(yōu)選地，所述溝道區(qū)的材料包括Si、Si:C、GaN, AlGaN, InP和SiGe中任一種或多種的組合。這樣能夠根據(jù)需要選擇溝道區(qū)的組成材料。優(yōu)選地，形成所述溝道區(qū)之后還包括在所述溝道區(qū)之上、沿所述凹槽側(cè)壁形成柵內(nèi)側(cè)墻，用以減小柵溝道的特征尺寸，從而能夠降低短柵工藝的難度。優(yōu)選地，對所述半導體襯底進行源/漏區(qū)注入包括對整個半導體襯底或所述半導體襯底上的有源區(qū)進行源/漏區(qū)注入，并進行退火以激活注入的雜質(zhì)。優(yōu)選地，在所述溝道區(qū)上形成柵堆疊線，包括在所述溝道區(qū)上形成柵介質(zhì)層； 在所述柵介質(zhì)層上形成柵電極線；去除所述第一絕緣層；環(huán)繞所述柵電極線外側(cè)形成外側(cè)墻；其中，在形成所述外側(cè)墻之后、完成所述半導體器件的前道工藝之前，將所述柵電極線進行切割以形成電隔離的柵電極。優(yōu)選地，將所述柵電極線進行切割包括采用反應離子刻蝕或激光切割刻蝕。優(yōu)選地，在形成所述柵堆疊線之后，進行柵電極線的切割以形成電隔離的柵電極； 所述方法進一步包括在所述半導體襯底上形成層間介質(zhì)層，其中，所述層間介質(zhì)層將所述隔離的柵電極之間進行填充；以及刻蝕所述層間介質(zhì)層以在所述柵電極或源/漏區(qū)上形成接觸孔。優(yōu)選地，在形成所述柵堆疊線之后，所述方法進一步包括形成第一層間介質(zhì)層； 刻蝕所述第一層間介質(zhì)層以在所述源/漏區(qū)上形成下接觸孔；在所述下接觸孔中形成下接觸部；將所述柵電極線進行切割；形成第二層間介質(zhì)層；刻蝕所述第二層間介質(zhì)層以在所述柵電極線或源/漏區(qū)上形成上接觸孔；在所述上接觸孔中形成上接觸部；其中，在所述源 /漏區(qū)上，所述下接觸部與上接觸部對齊?？梢?，本發(fā)明的實施例還可以兼容雙接觸孔工藝。另一方面，本發(fā)明還提出一種根據(jù)上述方法制造的半導體器件結構，包括半導體襯底；溝道區(qū)，內(nèi)嵌于所述半導體襯底中；柵堆疊，位于所述溝道區(qū)上，包括位于溝道區(qū)上的柵介質(zhì)層和位于柵介質(zhì)層上的柵電極；源/漏區(qū)，位于所述半導體襯底中溝道區(qū)的兩側(cè)， 在所述溝道區(qū)和柵堆疊形成之前通過對所述半導體襯底進行源/漏區(qū)注入形成，從而所述源/漏區(qū)中位于同一深度的雜質(zhì)濃度均勻。優(yōu)選地，所述溝道區(qū)的材料包括Si、Si:C、GaN, AlGaN, InP和SiGe中一種或多種的組合。優(yōu)選地，所述溝道區(qū)通過外延生長形成。優(yōu)選地，在所述溝道區(qū)的底部與所述半導體襯底之間進一步包括絕緣層。優(yōu)選地，在所述半導體襯底中形成有淺溝槽隔離，且所述絕緣層的底部高于所述淺溝槽隔離的底部。優(yōu)選地，所述絕緣層包括Si3N4、SiO2, SiOF, SiCOH、SiO、SiCO、SiCON 和 SiON 中任一種或多種的組合。優(yōu)選地，所述半導體器件結構，進一步包括柵內(nèi)側(cè)墻，形成在所述溝道區(qū)之上、所述柵堆疊的兩側(cè)，且沿柵寬的方向上，所述內(nèi)側(cè)墻的端部與所述柵電極的端部相齊。優(yōu)選地，所述半導體器件結構，進一步包括外側(cè)墻，形成在所述柵堆疊的兩側(cè)，且沿柵寬的方向上，所述外側(cè)墻的端部與所述柵電極的端部相齊。優(yōu)選地，所述半導體器件結構，其中，沿柵寬的方向上，相鄰的柵電極之間填充有介質(zhì)材料以形成柵堆疊之間的電隔離。優(yōu)選地，所述半導體器件結構，沿柵寬的方向上，相鄰的柵電極之間的距離為 I-IOnm0優(yōu)選地，所述半導體器件結構，進一步包括下接觸部和上接觸部，所述下接觸部與源/漏區(qū)接觸并與柵堆疊的頂部同高，所述上接觸部與柵堆疊的頂部和下接觸部分別接觸；其中，在所述源/漏區(qū)上，所述下接觸部與上接觸部對齊。本發(fā)明提出一種在溝道區(qū)和柵堆疊形成之前通過對半導體襯底進行注入，以自對準的方式形成源/漏區(qū)的方法，實現(xiàn)不必借助犧牲柵而達到替代柵工藝的有益效果，從而簡化工藝、降低成本。另外，在形成溝道區(qū)之前進行源/漏區(qū)注入，則避免了現(xiàn)有技術中形成源/漏區(qū)容易造成的雜質(zhì)擴散現(xiàn)象。并且，通過增加柵內(nèi)側(cè)墻，能夠有效調(diào)節(jié)柵溝道的特征尺寸。另外，通過應用有效增大載流子遷移率的外延溝道，大大增強MOSFET的器件性能。 此外，本發(fā)明的實施例還結合柵電極線切割的一種獨特工藝，能夠有效提高柵電極之間的絕緣效果以及簡化柵電極刻蝕、光刻以及降低0PC(0ptical Proximity Correction，光學臨近效應校正)的難度，本工藝還兼容于高k介質(zhì)/金屬柵工藝。本發(fā)明附加的方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點從下面結合附圖對實施例的描述中將變得明顯和容易理解，本發(fā)明的附圖是示意性的，因此并沒有按比例繪制。其中圖1為現(xiàn)有技術的替代柵工藝示意圖；圖2為根據(jù)本發(fā)明的實施例的半導體襯底的示意圖；圖2a為圖2所示的沿CC’方向的剖面圖3為根據(jù)本發(fā)明的實施例的形成凹槽的步驟的示意圖； 圖3a、3b分別示出了圖3所示的沿AA’和BB’方向的剖面圖； 圖4示出了根據(jù)本發(fā)明的實施例的形成第三絕緣層的步驟的示意圖； 圖4a、4b分別示出了圖4所示的沿AA’和BB’方向的剖面圖； 圖5示出了根據(jù)本發(fā)明的實施例的形成溝道區(qū)的步驟的示意圖； 圖5a、5b分別示出了圖5所示的沿AA’和BB’方向的剖面圖； 圖6a為在圖 5所示的器件上形成內(nèi)側(cè)墻沿AA’方向的剖面圖； 圖6b為在圖5所示的器件上形成內(nèi)側(cè)墻沿BB’方向的剖面圖； 圖7示出了根據(jù)本發(fā)明的實施例的形成柵堆疊的步驟的示意圖； 圖7a、7b分別示出了圖7所示的沿AA’和BB’方向的剖面圖； 圖8a為在圖7所示的器件上去除第一絕緣層沿AA’方向的剖面圖； 圖8b為在圖7所示的器件上去除第一絕緣層沿BB’方向的剖面圖；圖9示出了根據(jù)本發(fā)明的實施例的切割柵電極線的步驟的示意圖； 圖10示出了根據(jù)本發(fā)明的實施例的形成外側(cè)墻的步驟的示意圖； 圖10a、10b分別示出了圖10所示的沿AA’和BB’方向的剖面圖； 圖11示出了根據(jù)本發(fā)明另一實施例的形成外側(cè)墻的步驟的示意圖； 圖IlaUlb分別示出了圖11所示的沿AA’和BB’方向的剖面圖； 圖12a為根據(jù)本發(fā)明另一實施例的形成金屬硅化物接觸沿AA’方向的示意圖； 圖13為根據(jù)本發(fā)明另一實施例的切割柵電極先的步驟的示意圖； 圖14示出了根據(jù)本發(fā)明另一實施例的形成層間介質(zhì)層的步驟的示意圖； 圖14a、14b分別示出了圖14所示的沿AA’和BB’方向的剖面圖； 圖15a示出了根據(jù)本發(fā)明的再一實施例的形成下接觸的步驟的示意圖； 圖16a示出了根據(jù)本發(fā)明的再一實施例的形成上接觸 的步驟的示意圖。
具體實施例方式下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結構。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。圖2_16a示出了根據(jù)本發(fā)明的實施例制造半導體器件結構的中間步驟的結構剖面圖。以下將結合圖2_16a詳細說明根據(jù)本發(fā)明實施例制造半導體器件結構的方法以及由此得到的器件結構。提供半導體襯底1000，如圖2和圖2a所示。在本實施例中，襯底1000以體硅為例，但實際應用中，襯底可以包括任何適合的半導體襯底材料，具體可以是但不限于硅、鍺、 鍺化硅、SOI (絕緣體上硅)、碳化硅、砷化鎵或者任何III/V族化合物半導體等。根據(jù)現(xiàn)有技術公知的設計要求(例如ρ型襯底或者η型襯底)，襯底1000可以包括各種摻雜配置。 此外，襯底1000可以可選地包括外延層，可以被應力改變以增強性能。根據(jù)本發(fā)明一個優(yōu)選的實施例，在形成第一絕緣層1003之前進行源/漏區(qū)注入， 具體方法如下首先對半導體襯底1000的全部區(qū)域進行離子注入，例如可以進行η型或P 型重摻雜并活化退火，以在半導體襯底的全部區(qū)域中的同一深度形成離子濃度均勻的摻雜區(qū)，需指出地是，經(jīng)過后續(xù)各道工藝后仍保留的摻雜區(qū)即相當于以自對準的方式形成的源 /漏區(qū)；然后在半導體襯底1000表面形成第一絕緣層1003，第一絕緣層1003可以是包括 Si3N4、Si02、Si0F、SiC0H、Si0、SiC0、SiCON和SiON中任一種或多種的組合，本發(fā)明的實施例優(yōu)選采用Si3N4 ；然后根據(jù)需要形成的STI 1001的形狀對該第一絕緣層1003和半導體襯底1000刻蝕形成凹槽，在凹槽中填充氧化物，例如SiO2,以形成淺溝槽隔離STI 1001，如圖2、 圖2a所示，圖2a即為沿圖2中CC’方向的剖面圖。為了方便起見，在圖2a中僅示出了一個STI結構1001。形成STI之后，會進行一次平坦化處理，例如采用化學機械拋光(CMP)。可選地，在形成第一絕緣層1003之前，還可以在半導體襯底1000上先形成一氧化物層，可以通過常規(guī)的熱氧化或其他淀積方法形成。為了方便起見，該氧化物層在圖中未示出ο在形成STI區(qū)之后，可以選擇先對第一絕緣層1003進行回刻至比STI的頂部低的位置，然后再重新淀積一層第二絕緣層(圖中未示出)，第二絕緣層的材料與第一絕絕緣層可以相同，形成全新的第二絕緣層有利于形成一個更好的表面。根據(jù)本發(fā)明另一個優(yōu)選的實施例，在形成STI之后進行源/漏區(qū)注入，如圖2、圖 2a所示，半導體襯底1000上包括STI 1001和有源區(qū)1002。具體地，首先在半導體襯底1000 表面形成第一絕緣層1003 ；然后根據(jù)需要形成的STI 1001的形狀對該第一絕緣層1003和半導體襯底1000刻蝕形成凹槽，在凹槽中填充氧化物，例如SiO2,以形成STI 1001 ；然后去除覆蓋在有源區(qū)1002表面的第一絕緣層1003，以使有源區(qū)暴露；接著對全部有源區(qū)1002 或這對整個半導體襯底進行離子注入，例如可以進行η型或P型重摻雜并激活退火，以在所述全部有源區(qū)中的同一深度形成離子濃度均勻的摻雜區(qū)，同樣地，經(jīng)過后續(xù)各道工藝后仍保留的摻雜區(qū)即相當于以自對準的方式形成的源/漏區(qū)；再在半導體襯底1000上形成第二絕緣層，所述第二絕緣層與第一絕緣層的材料可以相同。為了方便起見，后續(xù)的附圖中仍然使用第一絕緣層1003表示。同樣可選地，在形成第一絕緣層1003之前，還可以在半導體襯底1000上先形成一氧化物層，圖中未示出。至此根據(jù)以上兩個實施例的方法，均可以得到形成有STI和源/漏區(qū)的襯底，以下的步驟對該兩個實施例而言是相同的，故合并描述。通過本發(fā)明實施例的方法，預先形成源 /漏區(qū)并激活退火，因此在后續(xù)工藝中形成的柵極將不會經(jīng)歷退火高溫，有利于保持柵極的良好特性。然后，在形成了 STI 1001的半導體結構上涂覆一層光刻膠，并根據(jù)將要形成的柵電極線的形狀圖案化這一層光刻膠，使得需要形成柵電極線的部位為暴露區(qū)域，而其他區(qū)域覆蓋有光刻膠。以形成的光刻膠圖案為掩膜，對第一絕緣層1003和半導體襯底1000進行選擇性刻蝕。例如在本發(fā)明的一個實施例中，第一絕緣層1003為Si3N4，STI中填充的是 SiO2,則這次刻蝕相對于SiO2選擇刻蝕Si3N4和Si，最終形成嵌入于第一絕緣層1003和半導體襯底1000的凹槽1005。凹槽1005的底部高于STI 1001的底部，這樣STI還能夠起到隔離作用?？蛇x地，如果在前述步驟中形成了第二絕緣層，則刻蝕形成條狀凹槽1005時，從第二絕緣層開始向下刻蝕。

圖3a和圖3b分別為沿圖2中的BB’和CC’方向的剖面圖，清楚地顯示了經(jīng)過這一次選擇性刻蝕的結果。其中，圖3a中箭頭所示的凹槽1005的尺寸比最終的柵溝道尺寸大，有利于光刻加工，后續(xù)將通過內(nèi)側(cè)墻進一步減小柵溝道的特征尺寸；從圖3b中可以看出，這一次刻蝕對STI的影響很小，形成了很淺的凹槽1005。為了方便起見，在后面的示意圖中，如果不加其它說明，圖號中的下標a和b分別表示沿AA’和BB’方向的剖面圖。 可選地，如圖4、圖4a和圖4b所示，在凹槽1005上形成第三絕緣層1007，第三絕緣層 1007 可以包括由包括 Si3N4, SiO2, SiOF、SiCOH, SiO, SiCO, SiCON 和 SiON 中任一種或多種的組合形成。形成的方法可以是熱氧化、原子層化學氣相淀積(ALCVD)或其他淀積方法，本發(fā)明對此不做限制。第三絕緣層1007能夠調(diào)整后面將要形成的溝道區(qū)的厚度，并且也能夠提高器件的開關速度。例如，在凹槽內(nèi)形成第三絕緣層時，可采用選擇性原子層化學氣相(ALCVD)方法在凹槽底部形成較厚的絕緣層，而在凹槽側(cè)壁形成很薄或幾乎沒有絕緣層的結構。在凹槽內(nèi)形成第三絕緣層時，可以采用選擇性濕化學方法或干化學方法刻蝕以使凹槽的側(cè)壁暴露，而留下一層絕緣層(厚度為5-50nm)在凹槽底部。
接著，如圖5、圖5a和圖5b所示，以凹槽1005暴露出的側(cè)壁為晶源，外延生長溝道區(qū)1008。例如，可以外延生長Si、Si:C、GaN、AlGaN、InP和SiGe中的任一種或多種的組合， 從而形成溝道區(qū)1008。并且可以通過調(diào)節(jié)化合物或組合物中某雜質(zhì)的含量，例如根據(jù)需要選擇SiGe或Si C中的Ge含量或者是C含量的百分比，從而調(diào)節(jié)溝道區(qū)的應力。這樣形成的溝道區(qū)的厚度可調(diào)節(jié)，并且能夠選擇溝道區(qū)中雜質(zhì)的濃度，能夠產(chǎn)生應力，因此能夠有效提高載流子的遷移率，改善器件性能。至此，半導體襯底1000中的摻雜區(qū)域(即有源區(qū)1002)除溝道區(qū)1008之外的區(qū)域即自對準地形成為源/漏區(qū)1012，分別位于溝道區(qū)的兩側(cè)，如圖5a所示。 可選地，形成溝道區(qū)之后，在溝道區(qū)1008之上的凹槽1005側(cè)壁形成內(nèi)側(cè)墻1004。 具體方法可以如下在溝道區(qū)1008的上方進行原子層沉積(ALD)以形成填充層，然后選擇性刻蝕該填充層以形成柵內(nèi)側(cè)墻1004，柵內(nèi)側(cè)墻1004的寬度為1 5nm，其形狀本發(fā)明不作限定，如圖6a和圖6b所示形狀僅為示意。其中，填充層的材料可以為氧化物、氮化物或低 k材料，如氧化硅(SiO2)或氮化硅(Si3N4)，低k材料例如可以是SiOF、SiCOH, SiO, SiCO, SiCON等。通過形成柵內(nèi)側(cè)墻，能夠進一步減小柵長，從而能夠降低短柵工藝的難度。例如， 溝道區(qū)1008的寬度為30nm，柵內(nèi)側(cè)墻1004的寬度為5nm，通過30nm的刻蝕工藝就得到了 20nm的柵長，因此降低了短柵工藝的難度。接著可以通過常規(guī)方法或本發(fā)明實施例的方法形成柵堆疊線。需注意地是，由于源/漏區(qū)在溝道形成之前已經(jīng)形成并且經(jīng)過高溫退火，因此柵堆疊可以直接形成，而不需要為了熱預算的目的而采用替代柵工藝，從而簡化工藝，降低成本。如圖7、圖7a和圖7b所示，在溝道區(qū)上形成柵介質(zhì)層1009。柵介質(zhì)層1009可以是常規(guī)介質(zhì)材料，也可以是高k介質(zhì)材料，例如可以是Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZO、A1203、La2O3, ZrO2, LaAlO中的任一種或多種。形成柵介質(zhì)層的方法可以是熱氧化、濺射、淀積等方法或其他方法。高k柵介質(zhì)層能夠抑制器件的短溝道效應。接著，在柵介質(zhì)層1009上形成柵電極線1010。具體地，可以整個半導體器件結構上淀積一層導電材料，例如可以是Poly-Si、Ti、Co、Ni、Al、W、金屬合金等材料或其他材料，接著用CMP (化學機械拋光)處理整個半導體器件結構，并停止于第一絕緣層1003上。從圖7b可以看出，STI 1001上的柵電極線1010很薄。接著將第一絕緣層1003去除，可以采用干刻或濕刻等方法進行，例如對于Si3N4可以采用熱磷酸(Hot phosphoric acid)進行刻蝕。從而形成如圖8a、圖8b所示的結構。接著，可選地，將圖8a中高出襯底1000的STI 1001去除，例如可以采用HF腐蝕。
在常規(guī)的工藝中，本發(fā)明的實施例可以再采用一次光刻掩膜，將柵電極線切割為柵電極。如圖9所示，采用常規(guī)工藝將柵電極線1010進行切割，從而形成電隔離的柵電極 1015。圖9中示意性地示出了采用掩膜板刻蝕出的切口 1017，切口的形成完全可以根據(jù)器件的需要。 接著，在柵電極1015的外側(cè)形成外側(cè)墻1011，本發(fā)明的實施例對形成側(cè)墻的形狀以及材料不做限制，因此圖10、圖IOa所示側(cè)墻形狀僅為示意。如果實施了可選方案中的柵內(nèi)側(cè)墻，則外側(cè)墻1011形成在柵內(nèi)側(cè)墻1004的外側(cè)?？梢愿鶕?jù)需要在源/漏區(qū)1012和柵電極1015上形成金屬硅化物接觸。首先，在整個半導體器件結構上淀積一層金屬，如Ni、Co、W等金屬，然后進行快速退火形成金屬硅化物接觸，再將未反應的金屬去除。最終形成了如圖IOa所示的金屬硅化物1013。在將金屬去除的同時，可能將STI上很薄的柵電極線1010的金屬去除，如圖IOb所示。至此就形成了根據(jù)本發(fā)明的一個實施例得到的半導體器件結構。如圖10、圖IOa 和圖IOb所示，該半導體器件結構包括半導體襯底1000 ；溝道區(qū)1008，內(nèi)嵌于所述半導體襯底1000中；柵堆疊，形成于溝道區(qū)1008上，包括位于溝道區(qū)上的柵介質(zhì)層1009和位于柵介質(zhì)層上的柵電極1015 ；源/漏區(qū)1012，位于溝道區(qū)1008的兩側(cè)，且位于同一深度的雜質(zhì)濃度均勻。優(yōu)選地，溝道區(qū)的材料包括Si、Si:C、GaN, AlGaN, InP和SiGe中一種或多種的組合構成。并且，在溝道區(qū)1008的底部與半導體襯底1000之間包括絕緣層1007。該絕緣層 1007 可以包括 Si3N4、SiO2, SiOF, SiCOH、SiO、SiCO、SiCON 和 SiON 中任一種或多種的組合， 厚度可以為5-50nm。絕緣層1007的底部高于圖中所示的STI 1001的底部，以達到更好的隔離效果。以下描述根據(jù)本發(fā)明的另一實施例制造半導體器件結構的方法。在8、圖8a 和圖8b的基礎上，此時不直接進行柵電極線的切割，而按照以下的步驟進行。如圖11、圖Ila和圖lib所示，在柵電極線1010的外側(cè)或者柵內(nèi)側(cè)墻1004的外側(cè) (圖中所示為后者情形)形成外側(cè)墻1011。具體的方法可以參照上述實施例所述的方法， 這里不再贅述。因此圖11、圖Ila和圖lib所示的外側(cè)墻形狀僅為示意。接著，在源/漏區(qū)1012和柵電極線1010上形成金屬硅化物接觸。具體的形成方法同樣可以參照以上的實施例，結果形成了如圖12a所示的結構?？梢赃x擇在這個時候進行柵電極線1010的切割。如圖13所示，采用激光切割刻蝕或反應離子刻蝕(RIE)在STI 1001的上方對柵電極線1010和外側(cè)墻1011進行切割，從而形成切口 1014，以及相互電隔離的柵電極1015。可選地對于圖IOb所示的位于STI上方的柵電極線1010也可同時被切割斷開。為了方便起見，圖中只示出了兩個切口，對于本發(fā)明來說，完全可以根據(jù)需要選擇進行切割。在常規(guī)的工藝中，是在柵電極線形成之后進行柵電極線的切割，但是在后續(xù)其他的工藝中，例如在外側(cè)墻的形成中，由于切口較小，外側(cè)墻的絕緣材料很不容易填充進去， 很可能在后續(xù)的其他工藝中造成柵電極之間的短路。例如，在形成金屬硅化物時，很可能導致柵電極之間短路。但是在本發(fā)明中，在金屬硅化物形成之后進行柵極線的切割，在后續(xù)的工藝中將填充絕緣介質(zhì)，能夠有效防止相鄰的柵電極之間短路。即使將切口切得很小，也能夠有效達到柵電極之間的電隔離要求。本方法避免了高精度的掩膜和OPC的要求，簡化了工藝。接著，可以進行層間介質(zhì)層的淀積。如圖14、圖14a和圖14b所示，淀積了層間介質(zhì)層后，介質(zhì)材料1016將切口 1014填滿，進一步確定了柵電極1015之間的電隔離。

然后可以按照常規(guī)的方法形成接觸孔和接觸部，以完成器件結構，常規(guī)方法這里不再贅述。至此就形成了根據(jù)本發(fā)明的另一實施例得到的一個半導體器件結構。如圖14、圖 14a和圖14b所示，該半導體器件結構包括半導體襯底1000 ；溝道區(qū)1008，內(nèi)嵌于所述半導體襯底1000中；柵堆疊，形成于溝道區(qū)1008上，包括柵介質(zhì)層1009和柵電極1015 ；源/ 漏區(qū)1012，位于溝道區(qū)1008的兩側(cè)，且位于同一深度的雜質(zhì)濃度均勻。優(yōu)選地，溝道區(qū)1008的材料包括Si、Si:C、GaN、AlGaN、InP或SiGe中一種或多種的組合構成。并且，在溝道區(qū)1008的底部與半導體襯底1000之間包括絕緣層1007。該絕緣層 1007 可以包括 Si3N4、Si02、SiOF、SiCOH、SiO、SiCO、SiCON 和 SiON 中任一種或多種的組合。絕緣層1007的底部高于圖中所示的STI 1001的底部，以達到隔離的效果。在上述方案的基礎上，該半導體器件結構包括柵內(nèi)側(cè)墻1004，僅形成在柵電極 1015的兩側(cè)；外側(cè)墻1011，形成在柵內(nèi)側(cè)墻1004外側(cè)；并且沿柵寬的方向上，柵內(nèi)側(cè)墻 1004和外側(cè)墻1011的端部與柵電極1015的端部相齊。優(yōu)選地，沿柵寬的方向上，相鄰的柵電極之間填充有介質(zhì)材料1016以形成柵電極之間的電隔離。相鄰的柵電極之間的距離優(yōu)選為1-lOnm。在本發(fā)明的實施例半導體器件結構中，平行于柵寬的方向上，柵電極之間為平行切口，切口之間填充有介質(zhì)材料，能夠有效地將柵電極之間進行隔離，實現(xiàn)更好的器件性能。本發(fā)明實施例采用的柵電極線切割的方法能夠大大減小導致光刻、刻蝕或OPC變得復雜的臨近效應，使得柵電極更容易刻蝕，柵電極的寬度更容易控制。對于半導體工藝流程標準來說，本發(fā)明實施例采用的方法使得設計標準簡化，能夠進一步減小芯片尺寸。本發(fā)明的實施例還有利于45nm及以下的高k介質(zhì)金屬柵工藝。本發(fā)明實施例中柵電極線切割的方法也可以有效應用于有源區(qū)的圖案化。圖15a_16a為根據(jù)本發(fā)明的另一實施例制造半導體器件結構的方法中各步驟對應的結構剖面圖。在形成如圖7所示的結構之后，將接觸部分為下接觸部和上接觸部分別形成，并且在形成下接觸部之后進行柵電極線的切割。以下將結合圖15a_16a詳細說明根據(jù)本發(fā)明的實施例制造半導體器件結構的具體的步驟。如圖15a所示，在整個半導體器件結構上淀積層間介質(zhì)層1018，可選地可將層間介質(zhì)層1018磨平至柵電極線1010的頂部露出，例如可以采用CMP(化學機械拋光)。然后在層間介質(zhì)層1018上形成下接觸孔，并在其中填充導電材料，例如W等金屬，從而形成下接觸部1019。再將整個半導體器件結構進行磨平處理，至柵電極線1010的頂部露出，這樣就形成了與柵極導體層頂部同高的下接觸部1019。這時，可如圖13所示，進行柵電極線1010的切割，形成柵電極1015以及將柵電極 1015之間進行電隔離的平行切口 1014。如圖16a所示，在整個半導體器件結構上再淀積層間介質(zhì)層1020，則此時層間介質(zhì)層的介質(zhì)材料能夠?qū)⑵叫星锌?1014進行填充。然后刻蝕層間介質(zhì)層1020，以在柵電極 1015上以及下接觸部1019上形成上接觸孔，同樣地，在其中填充導電材料，例如W等金屬。 再將整個半導體器件結構進行磨平處理，就形成了位于柵堆疊和/或源/漏區(qū)1012上的上接觸部1021，其中，在源/漏區(qū)1012上，所述下接觸部1019與上接觸部1021對齊。 可見，本發(fā)明的實施例，能夠兼容雙接觸孔形成方法。在形成雙接觸孔的過程中， 能夠有效地防止柵電極之間短路，提高半導體器件的質(zhì)量和性能。如圖16a所示，為根據(jù)本發(fā)明再一實施例得到的半導體器件結構的剖面圖。其中， 該結構在圖13、13a和圖13b的基礎之上，進一步包括下接觸部1019和上接觸部1021，其中下接觸部1019的頂部與柵堆疊的頂部同高，在柵堆疊、源/漏區(qū)上的上接觸部1021則也同高。這種器件結構能夠簡化接觸形成工藝的難度。盡管已經(jīng)示出和描述了本發(fā)明的實施例，對于本領域的普通技術人員而言，應該知道本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的工藝、機構、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發(fā)明可以對它們進行應用。因此，本發(fā)明所附權利要求旨在將這些工藝、機構、制造、物質(zhì)組成、手段、方法或步驟包含在其保護范圍內(nèi)。
權利要求
1.一種半導體器件結構的制造方法，包括 提供半導體襯底；在所述半導體襯底上形成第一絕緣層； 嵌入所述第一絕緣層和半導體襯底形成淺溝槽隔離； 嵌入所述半導體襯底形成溝道區(qū)； 形成所述溝道區(qū)上的柵堆疊線；其中，在形成所述溝道區(qū)之前，所述方法進一步包括對所述半導體襯底進行源/漏區(qū)注入。
2.根據(jù)權利要求1所述的方法，其中所述第一絕緣層包括Si3N4、SiO2,SiOF, SiCOH、 Si0、SiC0、SiCON和SiON中的任一種或多種的組合。
3.根據(jù)權利要求1所述的方法，其中，在形成所述第一絕緣層之前進行源/漏區(qū)注入； 則形成所述淺溝槽隔離之后，所述方法進一步包括回刻所述第一絕緣層；在回刻后的第一絕緣層上形成第二絕緣層，所述第二絕緣層與第一絕緣層的材料相同；則形成所述溝道區(qū)時，進一步包括將所述溝道區(qū)上方的第二絕緣層也進行刻蝕。
4.根據(jù)權利要求1所述的方法，其中，在形成所述淺溝槽隔離之后進行源/漏區(qū)注入； 則形成所述淺溝槽隔離之后，所述方法進一步包括去除覆蓋在有源區(qū)上的所述第一絕緣層；對所述半導體襯底進行源/漏區(qū)注入；在所述半導體襯底上形成第二絕緣層，所述第二絕緣層與第一絕緣層的材料相同；則形成所述溝道區(qū)時，包括將所述溝道區(qū)上方的第二絕緣層進行刻蝕。
5.根據(jù)權利要求1所述的方法，其中，形成所述溝道區(qū)包括嵌入所述第一絕緣層和半導體襯底形成條狀凹槽，所述凹槽的底部高于所述淺溝槽隔離的底部；在所述凹槽底部形成第三絕緣層；在所述凹槽內(nèi)、所述第三絕緣層上形成溝道區(qū)。
6.根據(jù)權利要求5所述的方法，其中所述第三絕緣層包括Si3N4、SiO2,SiOF, SiCOH、 Si0、SiC0、SiCON和SiON中的任一種或多種的組合。
7.根據(jù)權利要求5所述的方法，其中形成所述溝道區(qū)的方法包括 以所述凹槽內(nèi)暴露的側(cè)壁為源外延生長溝道區(qū)。
8.根據(jù)權利要求1所述的方法，所述溝道區(qū)的材料包括Si、Si:C、GaN,AlGaN, InP和 SiGe中任一種或多種的組合。
9.根據(jù)權利要求5所述的方法，其中形成所述溝道區(qū)之后還包括 在所述溝道區(qū)之上、沿所述凹槽側(cè)壁形成柵內(nèi)側(cè)墻。
10.根據(jù)權利要求1所述的方法，其中，對所述半導體襯底進行源/漏區(qū)注入包括對整個半導體襯底或所述半導體襯底上的有源區(qū)進行源/漏區(qū)注入，并進行退火以激活注入的雜質(zhì)。
11.根據(jù)權利要求1至10中任一項所述的方法，其中在所述溝道區(qū)上形成柵堆疊線，包括在所述溝道區(qū)上形成柵介質(zhì)層； 在所述柵介質(zhì)層上形成柵電極線；去除所述第一絕緣層；環(huán)繞所述柵電極線外側(cè)形成外側(cè)墻；其中，在形成所述外側(cè)墻之后、完成所述半導體器件的前道工藝之前，將所述柵電極線進行切割以形成電隔離的柵電極。
12.根據(jù)權利要求11所述的方法，將所述柵電極線進行切割包括采用反應離子刻蝕或激光切割刻蝕。
13.根據(jù)權利要求11所述的方法，其中，在形成所述柵堆疊線之后，進行柵電極線的切割以形成電隔離的柵電極；所述方法進一步包括在所述半導體襯底上形成層間介質(zhì)層，其中，所述層間介質(zhì)層將所述隔離的柵電極之間進行填充；以及刻蝕所述層間介質(zhì)層以在所述柵電極或源/漏區(qū)上形成接觸孔。
14.根據(jù)權利要求11所述的方法，其中，在形成所述柵堆疊線之后，所述方法進一步包括形成第一層間介質(zhì)層；刻蝕所述第一層間介質(zhì)層以在所述源/漏區(qū)上形成下接觸孔； 在所述下接觸孔中形成下接觸部； 將所述柵電極線進行切割； 形成第二層間介質(zhì)層；刻蝕所述第二層間介質(zhì)層以在所述柵電極線或源/漏區(qū)上形成上接觸孔； 在所述上接觸孔中形成上接觸部； 其中，在所述源/漏區(qū)上，所述下接觸部與上接觸部對齊。
15.一種半導體器件結構，包括 半導體襯底；溝道區(qū)，內(nèi)嵌于所述半導體襯底中；柵堆疊，位于所述溝道區(qū)上，包括位于溝道區(qū)上的柵介質(zhì)層和位于柵介質(zhì)層上的柵電極；源/漏區(qū)，位于所述半導體襯底中溝道區(qū)的兩側(cè)，在所述溝道區(qū)和柵堆疊形成之前通過對所述半導體襯底進行源/漏區(qū)注入形成，從而所述源/漏區(qū)中位于同一深度的雜質(zhì)濃度均勻。
16.根據(jù)權利要求15所述的半導體器件結構，所述溝道區(qū)的材料包括Si、Si:C,GaN, AlGaN, InP和SiGe中一種或多種的組合。
17.根據(jù)權利要求15所述的半導體器件結構，所述溝道區(qū)通過外延生長形成。
18.根據(jù)權利要求15所述的半導體器件結構，在所述溝道區(qū)的底部與所述半導體襯底之間進一步包括絕緣層。
19.根據(jù)權利要求18所述的半導體器件結構，在所述半導體襯底中形成有淺溝槽隔離，且所述絕緣層的底部高于所述淺溝槽隔離的底部。
20.根據(jù)權利要求18所述的半導體器件結構，所述絕緣層包括Si3N4、SiO2,SiOF, SiCOH、SiO、SiCO、SiCON和SiON中任一種或多種的組合。
21.根據(jù)權利要求15至20中任一項所述的半導體器件結構，進一步包括柵內(nèi)側(cè)墻，形成在所述溝道區(qū)之上、所述柵堆疊的兩側(cè)，且沿柵寬的方向上，所述內(nèi)側(cè)墻的端部與所述柵電極的端部相齊。
22.根據(jù)權利要求21所述的半導體器件結構，進一步包括外側(cè)墻，形成在所述柵堆疊的兩側(cè)，且沿柵寬的方向上，所述外側(cè)墻的端部與所述柵電極的端部相齊。
23.根據(jù)權利要求22所述的半導體器件結構，其中，沿柵寬的方向上，相鄰的柵電極之間填充有介質(zhì)材料以形成柵堆疊之間的電隔離。
24.根據(jù)權利要求22所述的半導體器件結構，沿柵寬的方向上，相鄰的柵電極之間的距離為l-10nm。
25.根據(jù)權利要求22所述的半導體器件結構，進一步包括下接觸部和上接觸部，所述下接觸部與源/漏區(qū)接觸并與柵堆疊的頂部同高，所述上接觸部與柵堆疊的頂部和下接觸部分別接觸；其中，在所述源/漏區(qū)上，所述下接觸部與上接觸部對齊。
全文摘要
本發(fā)明提出一種半導體器件結構的制造方法及其結構，該方法包括提供半導體襯底；在所述半導體襯底上形成第一絕緣層；嵌入所述第一絕緣層和半導體襯底形成淺溝槽隔離；嵌入所述半導體襯底形成溝道區(qū)；形成所述溝道區(qū)上的柵堆疊線；其中，在形成所述溝道區(qū)之前，所述方法進一步包括對所述半導體襯底進行源/漏區(qū)注入。該方法通過在溝道區(qū)和柵堆疊形成之前以自對準的方式形成源/漏區(qū)，以實現(xiàn)不必借助犧牲柵而達到替代柵工藝的有益效果，有利于簡化工藝、降低成本。
文檔編號H01L21/336GK102376551SQ201010258369
公開日2012年3月14日 申請日期2010年8月19日 優(yōu)先權日2010年8月19日
發(fā)明者梁擎擎, 鐘匯才 申請人:中國科學院微電子研究所