專(zhuān)利名稱(chēng)：一種三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子制造及存儲(chǔ)器技術(shù)領(lǐng)域，尤其涉及一種具有三維集成特性、局域化存儲(chǔ)電荷的多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)。
背景技術(shù)：
目前的微電子產(chǎn)品主要分為邏輯器件與存儲(chǔ)器件兩大類(lèi)，而現(xiàn)今幾乎所有的電子產(chǎn)品中都需要用到存儲(chǔ)器件，因而存儲(chǔ)器件在微電子領(lǐng)域占有非常重要的地位。存儲(chǔ)器件一般可分為揮發(fā)性存儲(chǔ)器與非揮發(fā)存儲(chǔ)器。非揮發(fā)性存儲(chǔ)器的主要特點(diǎn)是在不加電的情況下也能夠長(zhǎng)期保持存儲(chǔ)的信息。它既有只讀存儲(chǔ)器(ROM)的特點(diǎn)，又有很高的存取速度，而且易于擦除和重寫(xiě)，功耗較小。隨著多媒體應(yīng)用、移動(dòng)通信等對(duì)大容量、低功耗存儲(chǔ)的需要， 非揮發(fā)性存儲(chǔ)器，特別是閃速存儲(chǔ)器(Flash)，所占半導(dǎo)體器件的市場(chǎng)份額變得越來(lái)越大， 也越來(lái)越成為一種相當(dāng)重要的存儲(chǔ)器類(lèi)型。傳統(tǒng)的Flash存儲(chǔ)器是采用多晶硅薄膜浮柵結(jié)構(gòu)的硅基非揮發(fā)存儲(chǔ)器，器件隧穿介質(zhì)層(一般是氧化層)上的一個(gè)缺陷即會(huì)形成致命的放電通道。電荷俘獲型存儲(chǔ)器利用俘獲層中電荷局域化存儲(chǔ)的特性，實(shí)現(xiàn)分立電荷存儲(chǔ)，隧穿介質(zhì)層上的缺陷只會(huì)造成局部的電荷泄漏，這樣使電荷保持更加穩(wěn)定。更為重要的是，利用這種電荷局域化存儲(chǔ)特性，可在單個(gè)器件中實(shí)現(xiàn)多個(gè)相對(duì)獨(dú)立的物理存儲(chǔ)點(diǎn)，從而實(shí)現(xiàn)多值存儲(chǔ)，從根本上提高存儲(chǔ)密度。傳統(tǒng)的Flash存儲(chǔ)器采用平面結(jié)構(gòu)，F(xiàn)in結(jié)構(gòu)存儲(chǔ)器可以有效利用側(cè)墻表面，形成垂直溝道，增大溝道面積，從而獲得更優(yōu)的器件性能?，F(xiàn)有的Fin結(jié)構(gòu)場(chǎng)效應(yīng)晶體管存儲(chǔ)器多采用SOI襯底，制備出的Fin結(jié)構(gòu)與襯底材料不同，影響對(duì)CMOS晶體管閾值電壓的控制。隨著微電子技術(shù)的迅猛發(fā)展，半導(dǎo)體器件的尺寸進(jìn)一步按比例縮小，除了對(duì)非揮發(fā)存儲(chǔ)器的編程、擦除、保持性能的要求不斷提高外，實(shí)現(xiàn)高密度存儲(chǔ)從而獲得更低的成本成為非揮發(fā)存儲(chǔ)器發(fā)展中的重點(diǎn)。三維集成技術(shù)是提高存儲(chǔ)密度的有效方法之一。專(zhuān)利號(hào)為US5825296的專(zhuān)利描述了一種三維結(jié)構(gòu)只讀存儲(chǔ)器。專(zhuān)利號(hào)為US20080023747的專(zhuān)利公開(kāi)了基于多疊層結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器件陣列的構(gòu)成與制備方法。以上專(zhuān)利中所述存儲(chǔ)陣列存儲(chǔ)密度均有可進(jìn)一步提高的空間。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問(wèn)題有鑒于此，本發(fā)明的主要目的在于提供一種三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，以提高存儲(chǔ)密度，獲得性能優(yōu)的多值存儲(chǔ)器，并能與傳統(tǒng)的硅平面CMOS工藝相兼容，降低成本，利于廣泛應(yīng)用。( 二 )技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，包括與半導(dǎo)體襯底相連的Fin結(jié)構(gòu)；在Fin結(jié)構(gòu)側(cè)壁上依次形成的隧穿介質(zhì)層、電荷俘獲層和電荷阻擋層；
在Fin結(jié)構(gòu)上形成的周期性的源漏區(qū)域；在相鄰Fin結(jié)構(gòu)中間引出控制柵電極，垂直方向上柵電極間由介質(zhì)層隔離，源漏電極由Fin結(jié)構(gòu)頂部引出，形成三維集成。上述方案中，所述半導(dǎo)體襯底為硅片或鍺硅片。上述方案中，所述Fin結(jié)構(gòu)在襯底上形成，其材料與襯底材料相同或是由襯底外延的材料。上述方案中，所述Fin結(jié)構(gòu)之間填充有隔離材料，該隔離材料采用二氧化硅。上述方案中，所述隧穿介質(zhì)層材料為二氧化硅、高介電常數(shù)材料或由多層材料堆疊而成的結(jié)構(gòu)。上述方案中，所述電荷俘獲層材料為氮化硅、高介電常數(shù)材料或納米晶材料。上述方案中，所述電荷阻擋層材料為二氧化硅、高介電常數(shù)材料或由多層材料堆疊而成的結(jié)構(gòu)。上述方案中，所述源漏區(qū)域靠近Fin結(jié)構(gòu)表面，由摻雜形成，雜質(zhì)類(lèi)型與襯底類(lèi)型相反。上述方案中，所述源漏區(qū)域的摻雜條件均相同，形成對(duì)稱(chēng)的源漏區(qū)域，并沿Fin結(jié)構(gòu)長(zhǎng)度方向周期性分布。上述方案中，所述控制柵電極位于相鄰Fin結(jié)構(gòu)之間，襯底介質(zhì)層之上，與Fin結(jié)構(gòu)外層的電荷阻擋層相接，電極材料為多晶硅、金屬、金屬硅化物或由多層材料堆疊而成的結(jié)構(gòu)。上述方案中，所述介質(zhì)隔離層位于相鄰控制柵電極層之間，起隔離的作用，采用二氧化硅材料。上述方案中，所述源漏電極由Fin結(jié)構(gòu)頂部形成摻雜的源漏區(qū)域上引出，電極材料為多晶硅、金屬、金屬硅化物或由多層材料堆疊而成的結(jié)構(gòu)。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果本發(fā)明提供的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，綜合利用了電荷俘獲層中電荷局域化存儲(chǔ)的性質(zhì)和Fin結(jié)構(gòu)的空間特性，在單個(gè)器件中獲得多個(gè)物理存儲(chǔ)點(diǎn)，實(shí)現(xiàn)多值存儲(chǔ)，在存儲(chǔ)器件陣列上形成三維集成，從而根本上提高了存儲(chǔ)密度。同時(shí)本發(fā)明存儲(chǔ)器可獲得較優(yōu)的編程、擦除、保持等器件性能。本發(fā)明電荷俘獲型多值非揮發(fā)存儲(chǔ)器制備工藝與傳統(tǒng)的硅平面CMOS工藝兼容，可采用傳統(tǒng)存儲(chǔ)器陣列結(jié)構(gòu)集成，利于廣泛應(yīng)用。


圖1至圖6是依照本發(fā)明實(shí)施例的制備三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)的流程圖；圖7為本發(fā)明提供的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)的俯視電路圖；圖8為本發(fā)明提供的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)的前視電路圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。
本發(fā)明提供的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，基于電荷局域存儲(chǔ)的特性，具有立體結(jié)構(gòu)，每個(gè)單元具有四個(gè)物理存儲(chǔ)點(diǎn)，從而實(shí)現(xiàn)多值存儲(chǔ)的特性，基于單個(gè)器件的立體結(jié)構(gòu)，可以實(shí)現(xiàn)存儲(chǔ)器陣列三維集成，從而大幅度提高存儲(chǔ)密度。該結(jié)構(gòu)具體包括與半導(dǎo)體襯底相連的Fin結(jié)構(gòu)；在Fin結(jié)構(gòu)側(cè)壁上依次形成的隧穿介質(zhì)層、電荷俘獲層和電荷阻擋層；在Fin結(jié)構(gòu)上形成的周期性的源漏區(qū)域；在相鄰Fin結(jié)構(gòu)中間引出控制柵電極，垂直方向上柵電極間由介質(zhì)層隔離，源漏電極由Fin結(jié)構(gòu)頂部引出，形成三維集成。其中，所述半導(dǎo)體襯底為硅片或鍺硅片。所述Fin結(jié)構(gòu)在襯底上形成，其材料與襯底材料相同或是由襯底外延的材料。所述Fin結(jié)構(gòu)之間填充有隔離材料，該隔離材料采用二氧化硅。所述隧穿介質(zhì)層材料為二氧化硅、高介電常數(shù)材料或由多層材料堆疊而成的結(jié)構(gòu)。所述電荷俘獲層材料為氮化硅、高介電常數(shù)材料或納米晶材料。所述電荷阻擋層材料為二氧化硅、高介電常數(shù)材料或由多層材料堆疊而成的結(jié)構(gòu)。所述源漏區(qū)域靠近Fin結(jié)構(gòu)表面，由摻雜形成，雜質(zhì)類(lèi)型與襯底類(lèi)型相反。所述源漏區(qū)域的摻雜條件均相同，形成對(duì)稱(chēng)的源漏區(qū)域，并沿Fin結(jié)構(gòu)長(zhǎng)度方向周期性分布。所述控制柵電極位于相鄰Fin結(jié)構(gòu)之間， 襯底介質(zhì)層之上，與Fin結(jié)構(gòu)外層的電荷阻擋層相接，電極材料為多晶硅、金屬、金屬硅化物或由多層材料堆疊而成的結(jié)構(gòu)。所述介質(zhì)隔離層位于相鄰控制柵電極層之間，起隔離的作用，采用二氧化硅材料。所述源漏電極由Fin結(jié)構(gòu)頂部形成摻雜的源漏區(qū)域上引出，電極材料為多晶硅、金屬、金屬硅化物或由多層材料堆疊而成的結(jié)構(gòu)。圖1至圖6是依照本發(fā)明實(shí)施例的制備三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)的流程圖。圖 1是本實(shí)施例中形成Fin結(jié)構(gòu)的過(guò)程。垂直的Fin結(jié)構(gòu)102a和102b、底部結(jié)構(gòu)101均屬于半導(dǎo)體襯底110。半導(dǎo)體襯底110為硅片、鍺硅片、其他類(lèi)似半導(dǎo)體材料或是包含外延硅層、 鍺硅層的多層襯底材料。形成Fin結(jié)構(gòu)的工藝包括形成硬質(zhì)掩模后刻蝕、或外延生長(zhǎng)等可以形成垂直Fin狀結(jié)構(gòu)的方法。Fin結(jié)構(gòu)尺度的變化可通過(guò)工藝調(diào)整實(shí)現(xiàn)。Fin結(jié)構(gòu)間填充隔離層103采用淀積工藝，材料為二氧化硅或其它具有類(lèi)似性質(zhì)的材料。此圖中示意形成兩個(gè)Fin結(jié)構(gòu)，實(shí)際工藝中制備多個(gè)Fin結(jié)構(gòu)形成陣列。圖2是本實(shí)施例中在Fin結(jié)構(gòu)側(cè)壁上依次形成隧穿介質(zhì)層、電荷俘獲層、電荷阻擋層的過(guò)程。201a與201b、202a與202b分別位于Fin結(jié)構(gòu)102a、102b兩側(cè)，由內(nèi)至外依次為隧穿介質(zhì)層、電荷俘獲層、電荷阻擋層，其中隧穿介質(zhì)層材料為二氧化硅、高介電常數(shù) (high-k)材料或由多層材料堆疊具有類(lèi)似性質(zhì)的結(jié)構(gòu)，電荷俘獲層材料為氮化硅、high-k 材料、納米晶材料或其它具有類(lèi)似性質(zhì)的材料，電荷阻擋層材料為二氧化硅、high-k材料、 其它具有類(lèi)似性質(zhì)的材料或由多層材料堆疊具有類(lèi)似性質(zhì)的結(jié)構(gòu)。圖3是本實(shí)施例中形成摻雜區(qū)域301的過(guò)程。摻雜區(qū)域301靠近Fin結(jié)構(gòu)表面處， 雜質(zhì)類(lèi)型與襯底相反。沿Xl方向摻雜區(qū)域301周期性分布，即形成了對(duì)稱(chēng)的源漏區(qū)域。此圖中示意形成了兩個(gè)周期的摻雜區(qū)域，實(shí)際工藝中沿Xl方向形成一系列周期性分布的摻雜區(qū)域。圖4是本實(shí)施例中形成柵電極401的過(guò)程。控制柵電極位于相鄰Fin結(jié)構(gòu)之間， 襯底介質(zhì)隔離層103之上，與Fin結(jié)構(gòu)外層的電荷阻擋層相接。電極材料為多晶硅、金屬、 金屬硅化物或由多層材料堆疊具有類(lèi)似性質(zhì)的結(jié)構(gòu)。此圖中示意了三條平行排布的控制柵電極層，實(shí)際工藝中沿X2方向Fin結(jié)構(gòu)之間可形成一系列控制柵電極陣列。圖5是本實(shí)施例中形成三維堆疊柵電極的過(guò)程。第一層?xùn)烹姌O401淀積形成第一
5層隔離介質(zhì)層501，依次形成第二層控制柵電極層502、第二層隔離介質(zhì)層503、第三層控制柵電極層504、第三層隔離介質(zhì)層505。電極材料為多晶硅、金屬、金屬硅化物或由多層材料堆疊具有類(lèi)似性質(zhì)的結(jié)構(gòu)。隔離介質(zhì)層材料為二氧化硅或其它具有可起到電極層間隔離性質(zhì)的材料。此圖中示意了三層控制柵電極層，實(shí)際工藝中控制柵電極層堆疊數(shù)目可根據(jù)Fin 結(jié)構(gòu)高度、柵電極層厚度、柵極層間隔離介質(zhì)層厚度進(jìn)行調(diào)整設(shè)計(jì)，不限于三層。圖6是本實(shí)施例中源漏電極層602的過(guò)程。隔離介質(zhì)層601位于器件與源漏電極層之間，材料為二氧化硅或其它具有可起到電極與器件層間隔離性質(zhì)的材料。源漏電極由 Fin結(jié)構(gòu)頂部摻雜區(qū)域引出，沿X2方向相連形成電極層602。電極材料為多晶硅、金屬、金屬硅化物或由多層材料堆疊具有類(lèi)似性質(zhì)的結(jié)構(gòu)。此圖中示意了兩條源漏電極層，實(shí)際工藝中源漏電極層在Xl方向上呈周期分布陣列結(jié)構(gòu)。圖7為本發(fā)明提供的三維多值非揮發(fā)存儲(chǔ)器俯視電路結(jié)構(gòu)示意圖。圖中示意了四條字線(xiàn)與四條位線(xiàn)，實(shí)際陣列中字線(xiàn)與位線(xiàn)的數(shù)目不僅限于四條。圖8為本發(fā)明提供的三維多值非揮發(fā)存儲(chǔ)器前視結(jié)構(gòu)示意圖。在相鄰Fin結(jié)構(gòu)之間字線(xiàn)形成堆疊，其外圍電路設(shè)計(jì)有成熟的解決方案。圖中示意了三層字線(xiàn)堆疊，實(shí)際陣列結(jié)構(gòu)中堆疊層數(shù)不僅限于三層。由上述可知，在本發(fā)明的實(shí)施例中，綜合利用了電荷俘獲層中電荷局域化存儲(chǔ)的性質(zhì)和Fin結(jié)構(gòu)的空間特性，在單個(gè)器件中獲得多個(gè)物理存儲(chǔ)點(diǎn)，實(shí)現(xiàn)多值存儲(chǔ)，在存儲(chǔ)器件陣列上形成三維集成，從而根本上提高了存儲(chǔ)密度。同時(shí)本發(fā)明存儲(chǔ)器可獲得較優(yōu)的編程、擦除、保持等器件性能。本發(fā)明電荷俘獲型多值非揮發(fā)存儲(chǔ)器制備工藝與傳統(tǒng)的硅平面 CMOS工藝兼容，可采用傳統(tǒng)存儲(chǔ)器陣列結(jié)構(gòu)集成，利于廣泛應(yīng)用。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，包括與半導(dǎo)體襯底相連的Fin結(jié)構(gòu)；在Fin結(jié)構(gòu)側(cè)壁上依次形成的隧穿介質(zhì)層、電荷俘獲層和電荷阻擋層；在Fin結(jié)構(gòu)上形成的周期性的源漏區(qū)域；在相鄰Fin結(jié)構(gòu)中間引出控制柵電極，垂直方向上柵電極間由介質(zhì)層隔離，源漏電極由Fin結(jié)構(gòu)頂部引出，形成三維集成。
2.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述半導(dǎo)體襯底為硅片或鍺硅片。
3.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述Fin結(jié)構(gòu)在襯底上形成，其材料與襯底材料相同或是由襯底外延的材料。
4.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述Fin結(jié)構(gòu)之間填充有隔離材料，該隔離材料采用二氧化硅。
5.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述隧穿介質(zhì)層材料為二氧化硅、高介電常數(shù)材料或由多層材料堆疊而成的結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述電荷俘獲層材料為氮化硅、高介電常數(shù)材料或納米晶材料。
7.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述電荷阻擋層材料為二氧化硅、高介電常數(shù)材料或由多層材料堆疊而成的結(jié)構(gòu)。
8.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述源漏區(qū)域靠近Fin結(jié)構(gòu)表面，由摻雜形成，雜質(zhì)類(lèi)型與襯底類(lèi)型相反。
9.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述源漏區(qū)域的摻雜條件均相同，形成對(duì)稱(chēng)的源漏區(qū)域，并沿Fin結(jié)構(gòu)長(zhǎng)度方向周期性分布。
10.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述控制柵電極位于相鄰Fin結(jié)構(gòu)之間，襯底介質(zhì)層之上，與Fin結(jié)構(gòu)外層的電荷阻擋層相接，電極材料為多晶硅、金屬、金屬硅化物或由多層材料堆疊而成的結(jié)構(gòu)。
11.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述介質(zhì)隔離層位于相鄰控制柵電極層之間，起隔離的作用，采用二氧化硅材料。
12.根據(jù)權(quán)利要求1所述的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述源漏電極由 Fin結(jié)構(gòu)頂部形成摻雜的源漏區(qū)域上引出，電極材料為多晶硅、金屬、金屬硅化物或由多層材料堆疊而成的結(jié)構(gòu)。
全文摘要
本發(fā)明公開(kāi)了一種三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，包括與半導(dǎo)體襯底相連的Fin結(jié)構(gòu)；在Fin結(jié)構(gòu)側(cè)壁上依次形成的隧穿介質(zhì)層、電荷俘獲層和電荷阻擋層；在Fin結(jié)構(gòu)上形成的周期性的源漏區(qū)域；在相鄰Fin結(jié)構(gòu)中間引出控制柵電極，垂直方向上柵電極間由介質(zhì)層隔離，源漏電極由Fin結(jié)構(gòu)頂部引出，形成三維集成。本發(fā)明提供的三維多值非揮發(fā)存儲(chǔ)器結(jié)構(gòu)，密度高、易集成，采用現(xiàn)有存儲(chǔ)器制造工藝即可實(shí)現(xiàn)，有利于本發(fā)明的推廣和應(yīng)用。
文檔編號(hào)H01L27/115GK102347332SQ20101024200
公開(kāi)日2012年2月8日 申請(qǐng)日期2010年7月30日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者劉明, 朱晨昕, 王琴, 霍宗亮, 龍世兵 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所