專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及具有焊盤的半導體器件的結構，特別涉及在探測和引線焊接情況下用 于提高抗施加到焊盤上應力的強度的技術。
背景技術：
在半導體芯片電測試中進行探測，以及在半導體器件裝配時進行引線焊接的情況 下，機械應力就會加到在半導體芯片上表面上形成的焊盤上。加到焊盤上的應力使焊盤下 的層間絕緣膜產(chǎn)生裂紋，并成為在引線焊接時使焊盤分離的原因。所以，常規(guī)上采取使有關金屬層吸收應力的方法，S卩，放一金屬層，例如鎢，作為焊 盤的基礎。通常，使用最上面的布線層(最上層布線層)來形成焊盤，且使用用于連接上布 線層和其下面的布線層(下層布線層)的通孔來形成基礎金屬層。也就是說，基礎金屬層 的形成是在最初形成用于連接上布線層和下層布線層的通孔的同一步驟中執(zhí)行的。需要將基礎金屬層的尺寸做成和焊盤尺寸相同的程度，并且它就變成大口徑，特 別是與原始通孔相比時。所以，在常規(guī)半導體器件的制造過程中，大口徑的通孔(基礎金屬 層)和小口徑的通孔(原始通孔)是同時形成的。但是，由于大口徑的通孔在蝕刻速率方 面不同于小口徑的通孔，因此在大口徑的通孔和小口徑的通孔中都獲得適當?shù)奈g刻量就很 困難，且形成精度會降低。在通孔中作金屬沉積時，由于和小口徑的通孔相比大口徑的通孔 要用很長時間來徹底掩蓋金屬，因此金屬的厚度就不能充分保證，但卻容易引起大口徑通 孔上表面的凹陷，源自于此。也就是說，由于基礎金屬層的上表面高度變得不均勻，因此就 很難使在其上形成的焊盤的上表面高度均勻。當焊盤的上表面高度不均勻時，確切的探測 和引線焊接就很困難，且半導體器件的可靠性會下降。另一方面，將焊盤的基礎金屬層不做成大口徑的通孔而做成多個線條的形狀(長 尺寸形狀)并將其形成的技術是已知的(例如專利參考1-3)。當基礎金屬層做成多個線條 的形狀時，上面的問題就解決了。[專利參考1]日本未經(jīng)審查的專利公布No.2002-110731[專利參考2]日本未經(jīng)審查的專利公布No. Hei 10-199925[專利參考3]日本未經(jīng)審查的專利公布No. Hei 6-196525然而，當焊盤的基礎金屬層做成多條線條的形狀并形成時，與形成大口徑的通孔 作為基礎金屬層的情況相比，我們擔心抗來自特定方向的應力的強度會大大下降。例如，在 專利參考1中，公開了當基礎金屬層的長邊方向(線條的方向)和在探測情況下探針的進 入方向在平面圖中垂直時(即加應力的方向垂直于平面圖中基礎金屬層的線條方向時)， 就容易從線條狀基礎金屬層的側壁和層間膜之間產(chǎn)生裂紋。當裂紋發(fā)生在焊盤下的絕緣層中，并根據(jù)從外部加到焊盤上的應力甚至到達布線時，該布線的金屬遷移電阻就會退化。使布線可沿焊盤下部通過的結構具有強度相對較弱 且容易產(chǎn)生裂紋的傾向。所以，為了防止產(chǎn)生裂紋，最好不讓布線在焊盤下部隨意通過。但 為了使半導體器件高度集成，焊盤下的區(qū)域也需被有效利用，必須將布線也定位在焊盤之 下。

發(fā)明內容
提出本發(fā)明是為了解決上述問題，其目的是提供一種半導體器件，它能提高抗焊盤處所產(chǎn)生應力的強度。關于本發(fā)明第一方面的半導體器件提供有多個焊盤，每個焊盤具有使用最上層布 線層形成的第一金屬以及多個各具有線條形狀、排列在第一金屬下并與有關第一金屬連接 的第二金屬，其中焊盤被整齊放置并定位到具有線條形狀的第二金屬的長邊方向。關于本發(fā)明第二方面的半導體器件提供有焊盤，所述焊盤具有使用最上層布線層 形成的第一金屬，以及多個各具有線條形狀、排列在第一金屬下并與有關第一金屬連接的 第二金屬，其中第二金屬嵌入在第一金屬下面的絕緣層中，且上部在有關絕緣層中相互連 接。關于本發(fā)明第三方面的半導體器件提供有焊盤，所述焊盤具有使用最上層布線層 形成的第一金屬，以及多個各具有線條形狀、排列在第一金屬下并與有關第一金屬連接的 第二金屬，其中有關所述半導體器件具有比最上層布線層低一層的第一下層布線層，且焊 盤具有蝕刻阻止層(stopper)，所述蝕刻阻止層被排列在第二金屬下面，并使用第一下層布 線層前表面的阻擋層金屬形成。關于本發(fā)明第四方面的半導體器件包括焊盤；沿焊盤下部通過的布線；以及在 焊盤下部區(qū)域中布線上面的多個預定形狀的金屬。關于本發(fā)明第五方面的半導體器件包括焊盤；輸出緩沖器，它向焊盤輸出信號； 輸入緩沖器，加到焊盤上的信號被輸入其中；以及內部電路，它連接到輸出緩沖器的輸入側 以及輸入緩沖器的輸出側；其中焊盤形成在輸出緩沖器之上，而不是形成在輸入緩沖器和 內部電路之上。關于本發(fā)明第六方面的半導體器件包括焊盤；輸出緩沖器，它向焊盤輸出信號； 輸入緩沖器，加到焊盤上的信號被輸入其中；以及內部電路，它連接到輸出緩沖器的輸入側 以及輸入緩沖器的輸出側；其中焊盤形成為延伸在輸出緩沖器和輸入緩沖器的上部以及部 分內部電路的上部之上。按照本發(fā)明的第一方面，由于多個焊盤被排列和定位到具有線條形狀的第二金屬 的長邊方向，因此就很容易使從芯片外部進入的探針、焊頭等接觸到，以使進入方向可垂直 于焊盤第二金屬的長邊方向。通過適當調節(jié)第二金屬的寬度和間隔，裂紋的產(chǎn)生可被抑制， 并有可能形成可靠的半導體器件。按照本發(fā)明的第二方面，由于多個第二金屬的上部已相互連接，因此焊盤強度的 方向依賴性變小了。按照本發(fā)明的第三方面，由于焊盤提供有使用第二金屬下面的第一下層布線層前 表面的阻擋層金屬形成的蝕刻阻止層，因此除了由第二金屬在強度方面提高的效果外，在 形成步驟中將用于第二金屬的通孔深度作得適當就很容易。
按照本發(fā)明的第四方面，由于在焊盤下部的區(qū)域中在第二下層布線層的布線上有 多個第四金屬，因此在焊盤處產(chǎn)生的應力可用有關第四金屬吸收，且它可抑制在焊盤下的 層間絕緣膜中發(fā)生裂紋。所以，當將布線定位在焊盤下以便能夠高度集成半導體器件時，由 此而產(chǎn)生的強度下降也可被抑制。按照本發(fā)明的第五方面，焊盤形成在輸出緩沖器之上，而不形成在輸入緩沖器和 內部電路之上。由于形成面積很大，且輸出緩沖器的抗應力性很高，因此就可力求高度集 成，將半導體器件的強度下降抑制到最小。按照本發(fā)明的第六方面，由于焊盤形成范圍在輸出緩沖器和輸入緩沖器的上部以 及部分內部電路的上部之上，因此焊盤面積可以增大，并且對有關焊盤的探測和焊接就很 容易。使用時，將焊盤的上表面分成用于進行探測的區(qū)域和用于進行引線焊接的區(qū)域，即使 是在探測之后，引線的焊接就可很有把握，且半導體器件的可靠性將會提高。閱讀了以下詳細說明和附圖，本發(fā)明的目的、特征、方面以及優(yōu)點就會更加清晰。


圖1為實施例1的半導體器件焊盤的頂視圖；圖2為實施例1的半導體器件焊盤的截面圖；圖3為實施例1的半導體器件焊盤的截面圖；圖4為實施例1的半導體器件焊盤的放大截面圖；圖5A和5B示出接觸焊盤的探針的實例；圖6示出實驗結果，其示出了本發(fā)明的效果；圖7的圖說明在實施例1的半導體器件中焊盤的排列方法；圖8示出在實施例1的半導體器件中的焊盤的布局實例；圖9示出在實施例1的半導體器件中的焊盤的布局實例；圖10示出實施例1的半導體器件焊盤的放大截面圖；圖11示出實施例2的半導體器件焊盤的截面圖；圖12示出實施例2的半導體器件焊盤的截面圖；圖13示出實施例2的半導體器件焊盤的放大截面圖；圖14的圖說明實施例2中的問題；圖15示出實施例3的半導體器件焊盤的截面圖；圖16示出實施例3的半導體器件焊盤的截面圖；圖17示出實施例3的半導體器件焊盤的放大截面圖；圖18示出實施例3的半導體器件的制造過程；圖19示出實施例3的半導體器件的制造過程；圖20示出實施例3的半導體器件的制造過程；圖21示出實施例3的半導體器件的制造過程；圖22示出實施例3的半導體器件的制造過程；圖23示出實施例4的半導體器件焊盤的頂視圖；圖24示出實施例4的半導體器件焊盤的截面圖；圖25示出實施例4的半導體器件焊盤的截面圖26示出實施例4的半導體器件焊盤的截面圖；圖27示出實施例5的半導體器件焊盤的頂視圖；圖28示出實施例5的半導體器件焊盤的截面圖；圖29示出實施例5的半導體器件焊盤的截面圖；圖30示出在實施例5的半導體器件中焊盤的布局及其下層布線的實例；圖31示出在實施例5的半導體器件中焊盤的布局及其下層布線的實例；圖32示出實施例6的半導體器件輸入輸出部分的電路圖；圖33示出實施例6的半導體器件輸入輸出部分的作用區(qū)(activeregion)和多晶 硅電極層的布局圖案；圖34示出實施例6的半導體器件輸入輸出部分的第一通孔層的布局圖案；圖35示出實施例6的半導體器件輸入輸出部分的第一金屬布線層的布局圖案；圖36示出實施例6的半導體器件輸入輸出部分的第二通孔層的布局圖案；圖37示出實施例6的半導體器件輸入輸出部分的第二金屬布線層的布局圖案；圖38示出實施例6的半導體器件輸入輸出部分的第三通孔層的布局圖案；圖39示出實施例6的半導體器件輸入輸出部分的第三金屬布線層的布局圖案；圖40示出實施例6的半導體器件輸入輸出部分的第四通孔層的布局圖案；圖41示出實施例6的半導體器件輸入輸出部分的第四金屬布線層的布局圖案；圖42示出實施例6的半導體器件輸入輸出部分的第五通孔層的布局圖案；圖43示出實施例6的半導體器件輸入輸出部分的第五金屬布線層的布局圖案；圖44示出實施例6的半導體器件輸入輸出部分的截面圖；圖45示出實施例6的半導體器件輸入輸出部分的截面圖；圖46示出實施例6的改動；圖47示出實施例7的半導體器件輸入輸出部分的作用區(qū)和多晶硅電極層的布局 圖案；圖48示出實施例7的半導體器件輸入輸出部分的第一通孔層的布局圖案；圖49示出實施例7的半導體器件輸入輸出部分的第一金屬布線層的布局圖案；圖50示出實施例7的半導體器件輸入輸出部分的第二通孔層的布局圖案；圖51示出實施例7的半導體器件輸入輸出部分的第二金屬布線層的布局圖案；圖52示出實施例7的半導體器件輸入輸出部分的第三通孔層的布局圖案；圖53示出實施例7的半導體器件輸入輸出部分的第三金屬布線層的布局圖案；圖54示出實施例7的半導體器件輸入輸出部分的第四通孔層的布局圖案；圖55示出實施例7的半導體器件輸入輸出部分的第四金屬布線層的布局圖案；圖56示出實施例7的半導體器件輸入輸出部分的第五通孔層的布局圖案；圖57示出實施例7的半導體器件輸入輸出部分的第五金屬布線層的布局圖案；圖58示出實施例7的半導體器件輸入輸出部分的截面圖；圖59示出實施例7的半導體器件輸入輸出部分的截面圖；圖60示出實施例8的半導體器件輸入輸出部分的第三金屬布線層的布局圖案；圖61示出實施例8的半導體器件輸入輸出部分的第四通孔層的布局圖案；圖62示出實施例8的半導體器件輸入輸出部分的第四金屬布線層的布局圖案；
圖63示出實施例8的半導體器件輸入輸出部分的第五通孔層的布局圖案；圖64示出實施例8的半導體器件輸入輸出部分的第五金屬布線層的布局圖案；圖65的圖說明實施例8的效果；以及
圖66的圖說明實施例8的效果。
具體實施例方式(實施例1)圖1-3示出本發(fā)明實施例1的半導體器件的焊盤結構。圖1是焊盤的頂視圖，圖 2和圖3是分別沿圖1的線A-A和線B-B所作的有關焊盤的截面圖。如這些圖中所示，焊盤1具有在第一層間絕緣膜22上使用最上層布線層形成的第 一金屬11，以及作為嵌入在第一層間絕緣膜22中的基礎金屬層的第二金屬12。第二金屬 12連接在第一金屬11下面，且由多個互相平行的線形金屬形成。焊盤1還具有連接在第二 金屬12下面的第三金屬13。第一金屬11由最上層布線層形成為原始布線的一部分。雖然鈍化膜21形成在最 上層布線層上，但焊盤1的上部做有開口。使用比最上層布線層低一層的第一下層布線層 形成第三金屬13。使用將最上層布線層和第一下層布線層連接起來的通孔(接觸栓塞)形 成第二金屬12。有關半導體器件具有在第一下層布線層下面一層的第二下層布線層。并且在焊盤 1的下面，使用第二下層布線層形成的原始布線14定位經(jīng)過第二層間絕緣膜23。布線14 與焊盤1在電氣上無關。為便于對圖2和圖3作說明，在圖上將第二下層布線畫為比第一 下層布線低一層的布線層，但它可以是更下一層的布線層。以上結構經(jīng)由半導體襯底26上 的場氧化物25和第三層間絕緣膜24形成。圖1中參考標記“2”的組件示出接觸焊盤1的 探針的尖。第一金屬11、第三金屬13以及布線14的材料是通用的布線材料，例如提到了鋁 (AL)、銅(Cu)、它們的合金(例如Al-Si-CiuAl-Cu等)。第二金屬12也是通用的通孔材料， 例如提到了鎢(W)、銅(Cu)、其合金等。普通的氧化硅膜(SiO2)常用作鈍化膜21以及第一 到第三層間絕緣膜22、23和24的材料。但是，除此之外，低介電常數(shù)絕緣層(低k膜)，例 如摻氟氧化硅膜(FSG)和摻碳氧化硅膜(SiOC)等，也可使用。如上所述，在專利參考中，公布了在如下情況容易產(chǎn)生裂紋的問題，S卩當焊盤的 基礎金屬層做成多個線條的形狀時，對焊盤施加應力的方向垂直于在平面圖中基礎金屬層 的長邊方向(線條的方向)。本發(fā)明發(fā)現(xiàn)在具有圖1-圖3結構的焊盤1中，通過實驗和應力模擬，適當設定具 有線條形狀的第二金屬12的每個寬度和間隔，該問題就解決了。令人驚奇的是，結果是當 應力的施加方向接近垂直于平面圖中第二金屬12的長邊方向時，在第一層間絕緣膜22和 第二層間絕緣膜23中很難產(chǎn)生裂紋，并可獲得相當于將大口徑的通孔形成為基礎金屬層 的情況的強度。具體地，當?shù)诙饘?2的寬度W和間隔D滿足如下關系式時W ^ D ^ 2XW (1)就可獲得上述效果。這里，圖4是圖2所示區(qū)域C的放大截面圖。由于通孔是從上面蝕刻而形成的，所以上部就趨向于形成得比底部更寬。所以，對于第二金屬12，每個都 形成為一個倒梯形，如圖4所示。由于在通孔底部可以形成為比較接近于設計尺寸的尺寸， 在本說明書中，將第二金屬12的寬度W和間隔D定義為第二金屬12底部的尺寸，如圖4所在該實施例中，焊盤1形成為使第二金屬12的寬度W和間隔D可滿足公式(1)的 關系。并且將其做成使加到有關焊盤1的應力方向接近垂直于在平面圖中第二金屬12的 長邊方向。這樣，就可抑制在第一層間絕緣膜22和第二層間絕緣膜23中產(chǎn)生裂紋。用設計尺寸(在對第二金屬12形成圖案時的掩模尺寸)的W。和間隔Dtl實際形成 的第二金屬12的寬度W和間隔D很難做得準確相等。通常最終的尺寸相對設計尺寸都有 一定量的誤差。例如，在具有線條形狀的第二金屬12中，在長度方向的中心部分，其寬度就 會因蝕刻特性而比兩端形成得稍寬一點。所以，很難以均勻的寬度形成其整體。所以，在實 驗中，在某種程度上不能嚴格滿足公式(1)的關系的情況下，也能獲得上述效果。但是，至 少當?shù)诙饘?2的設計尺寸的Wtl和間隔Dtl滿足如下關系式時W0 ^ D0 ^ 2Xff0 (2)獲得了上述效果?，F(xiàn)說明用于半導體芯片電測試的探針2。至于探針2的形狀，從焊盤1的水平方向 進入的、如圖5A所示的懸臂型的東西(以下稱為“懸臂探針”)，以及垂直于焊盤1進入的、 如圖5B所示的探針(以下稱為“垂直探針”)都是眾所周知的。在圖5A中，懸臂探針2通 過向焊盤1的垂直方向Z移動而接觸第一金屬11。這樣，加到焊盤1的應力不僅具有垂直 (Z方向)分量，還有因探針2的形狀和彈性所導致的進入方向(X方向)的分量。所以，有 關應力的方向S變成相對焊盤1前表面的傾斜方向，如圖5A所示。在該實施例中，使加到焊盤1的應力的方向做成接近垂直于在平面圖中第二金屬 12的長邊方向。所以，當探針2是懸臂型時，如圖5A所示，需要使探針2的進入方向(X方 向)接近于垂直于第二金屬12的長邊方向。當使垂直探針接觸第一金屬11時，加到焊盤1上的應力方向S是焊盤1的垂直方 向Z，如圖5B所示。圖6示出上述實驗和模擬結果。在每次實驗和模擬中，假定是對半導體芯片作電 測試(測試)，觀察到，對于對焊盤1探測的次數(shù)，在第一層間絕緣膜22和第二層間絕緣膜 23都有裂紋產(chǎn)生。在有關實驗和模擬中，為了確認焊盤1在強度上的方向依賴性，使用懸臂 探針作為用于接觸的探針2。圖6所示的表是在將第二金屬12的設計尺寸的寬度Wtl具體 設為0. 28 μ m并形成為間隔Dtl = 0. 36 μ m時的實驗和模擬結果。探測時的過渡激勵量(0D 量)示于表的縱向，而探測次數(shù)示于表的橫向。過渡激勵量就是在焊盤1的第一金屬11中 接觸探針2之后的壓下量。如圖6所示，在實施例1的焊盤1中，當使探針2的進入方向X在平面圖中垂直并 使得接觸第二金屬12的長邊方向時，獲得了相當于常規(guī)焊盤結構(使用大口徑通孔作為基 礎金屬層的結構)的良好結果。甚至當使探針2的進入方向X對于實施例1的焊盤1與第 二金屬12的長邊方向平行接觸時，如同一圖中所示，獲得了接近常規(guī)焊盤結構的結果，而 且結果是強度的方向依賴性很小。但是，與使其垂直于長邊方向并使其接觸的情況相比，強 度有少許下降。
合乎需要的是，使進入方向X垂直于第二金屬12的長邊方向，并使探針2接觸該 實施例的焊盤1，如該結果所示。所以，在該實施例中，在如圖7的半導體芯片上，將焊盤1 整齊放置并定位到第二金屬12的長邊方向。在圖7中，箭頭Ll表示第二金屬12的長邊方 向，而箭頭L2表示焊盤1的排列方向。因此，焊盤1被整齊放置并定位，以使第二金屬12 的長邊方向和焊盤1的排列方向可變成在同一方向。圖8和圖9示出在該實施例中焊盤1的布局實例。通常，在半導 體芯片的測試設 備中，它被定位成使探針2能從半導體芯片的外部向內部進入。按照每臺測試設備以及測 試目標的半導體芯片，進入方向各有不同。例如，從四個方向進入半導體芯片3的情況如圖 8，以及從兩個方向進入半導體芯片3的情況如圖9，都很常見。在圖8的情況下，將圖7中 整齊放置的一行焊盤1沿半導體芯片3四邊的每一邊排列。這樣，從四個方向進入的每個 探針2的進入方向就垂直于在平面圖中每個焊盤1的第二金屬12的長邊方向，并且半導體 芯片3中的裂紋產(chǎn)生就可被抑制。在圖9的情況下，將圖7中整齊放置的兩行焊盤1并排 地排列在半導體芯片3上。這樣，就很容易使從兩個方向進入的每個探針2的進入方向垂 直于平面圖中每個焊盤1的第二金屬12的長邊方向，并且半導體芯片3中的裂紋產(chǎn)生就可 被抑制。也就是說，通過如圖7所示將焊盤1在半導體芯片3上整齊放置并定位到第二金 屬12的長邊方向，就很容易使從芯片觸點外部進入的探針2的進入方向可垂直于平面圖中 焊盤1的第二金屬12的長邊方向。在該實施例中，當加到焊盤1的應力的方向在平面圖中 接近垂直于第二金屬12的長邊方向時，在第一層間絕緣膜22和第二層間絕緣膜23中就很 難產(chǎn)生裂紋。所以，因探測而產(chǎn)生的裂紋就可被抑制，并且就有可能形成可靠的半導體器 件。由于作為基礎層的第二金屬12是線條形的，而且在與原始小口徑通孔平行形成 時，在第二金屬12的上表面上很難產(chǎn)生凹陷，并且前表面的高度就幾乎很均勻。所以，將第 一金屬U形成在其上時，也容易使有關第一金屬U的上表面的高度均勻，并且也容易將其 形成。所以，當?shù)谝唤饘?1的上表面高度變得均勻時，確切的探測和對其的引線焊接就有 可能，并可有助于進一步提高半導體器件的可靠性。雖然在上述實施例中使用懸臂型探針作為探針2，但即使它是另一形狀的探針，當 它具有對焊盤1的進入方向時，也可獲得相同的效果。對沒有進入方向的垂直探針也可獲 得與常規(guī)半導體器件相同的強度。不僅是探針而且在使用焊頭時，例如，通過引線焊接接觸 焊盤1，顯然可獲得相同的效果。圖2和圖3示出的半導體器件具有最上層布線層以及第一 和第二下層布線的三層布線層的結構。但在該實施例中，由于不一定需要第二下層布線層， 所以也適用于具有兩層或更多層布線層的半導體器件。在實驗中，當?shù)诙饘?2的間隔D被縮窄(例如Dtl = O^eym)時，特別地，裂紋 的產(chǎn)生被抑制了，并獲得了高強度。如上所述，由于通孔的上部趨向于比底部寬，因此當間 隔D變窄時，如圖10所示，還會有如下情況線條形的第二金屬12的上部相互連接，并形成 在第一層間絕緣膜22中。即使在這種情況下，也確認可獲得如上所述的高強度。當上表面 相互連接時，焊盤1的強度的方向依賴性變得更小。另外，在實驗中，與使用另一種材料的情況相比，當?shù)谝缓偷诙聦硬季€層布線的 所有材料(第三金屬13和布線14的材料)都設為Cu時，特別地獲得了良好的結果。即使用Cu作為最上層布線層的材料(第一金屬11的材料)，也可獲得相同的結果，但由于上表 面暴露出第一金屬11，并且還將引線焊接到前表面，最好使用A1合金，它比較耐腐蝕，并能 容易地進行焊接。(實施例2)圖11和圖12示出實施例2的半導體器件焊盤的截面圖。由于頂視圖和圖1相 同，故將其省略，而圖11和圖12相當于分別沿圖1的線A-A和線B-B所作的有關焊盤的截 面圖。圖13是圖11所示區(qū)域C的放大視圖。在這些圖中，同樣的編號賦予具有如圖2和 圖3所示的相同功能的組件。由于有關半導體器件具有與實施例1的半導體器件相同的結 構，不同之處僅是在第二金屬12下面沒有形成第三金屬13，所以對每個組件的說明在此省 略了。對實施例2的半導體器件進行應力模擬。在有關模擬中，對加到第一層間絕緣膜 22和第二層間絕緣膜23的應力進行計算，與實施例1的實驗和模擬結果進行相對比較，并 尋查有無裂紋產(chǎn)生。懸臂探針用作探針2，使其接觸焊盤1，并使進入方向在平面圖中垂直 于第二金屬12的長邊方向。其結果也示于圖6。如同一圖所示，在實施例2的焊盤1中，裂 紋的產(chǎn)生可比實施例1的被進一步抑制。當也在該實施例中將焊盤1整齊放置在半導體芯片上并定位到第二金屬12的長 邊方向時，如使用圖7-圖9說明的實施例1，就很容易使得從芯片外部進入的探針2接觸， 使進入方向在平面圖中垂直于焊盤1的第二金屬12的長邊方向。(實施例3)如上所述，按照實施例2，有可能比實施例1更能抑制裂紋的產(chǎn)生。但在實施例2 的形成步驟中有以下問題。圖14的圖用于說明該問題，并示出了用于形成第二金屬12的 通孔的形成步驟。該圖的左手邊示出焊盤形成區(qū)域，焊盤1形成于其中，而右手邊示出通常 的布線區(qū)域，第一下層布線層的原始布線113形成于其中。在實施例1中，使用第一下層布線層將第三金屬13形成在焊盤形成區(qū)域中(通過 形成布線113的同一形成步驟)，且在此之后，將第二金屬12形成在第三金屬13上。所以， 在用于形成第二金屬12的通孔形成步驟中，第三金屬13可用作蝕刻阻止層。由于按照實 施例2，并不形成第三金屬13，故在用于形成第二金屬12的如圖14的通孔12a中很易產(chǎn)生 過度蝕刻。另一方面，由于布線113通常在布線區(qū)中起蝕刻阻止層的作用，因此在通孔112a 中不產(chǎn)生過度蝕刻。也就是說，在焊盤形成區(qū)域中用于第二金屬12的通孔12a通常容易比 布線區(qū)域中的通孔112a形成得更深。結果，在第二金屬12的上表面上發(fā)生凹陷，或在最壞 的情況下，第二金屬12甚至到達第二下層布線層的原始布線14，且焊盤1和布線14之間不 再保持絕緣。相反，由于存在有用于原始通孔的通孔112a不會完全到達布線113的這種危險， 但當蝕刻量減少時會發(fā)生連接失敗，因此為了避免過度蝕刻，這也是不希望的。作為措施， 一種方法是使通孔12a的尺寸小(細)到通孔112a的尺寸，并使通孔12a的蝕刻量小到通 孔112a的蝕刻量。但用這種方法，有必要對每種制造方法都調節(jié)適合的通孔12a的尺寸。圖15和圖16示出實施例3的半導體器件焊盤的截面圖。由于頂視圖和圖1相同， 故將其省略，而圖15和圖16相當于分別沿圖1的線A-A和線B-B所作的有關焊盤的截面圖。在這些圖中，同樣的編號賦予具有如圖2和圖3所示的相同功能的組件。在該實施例 中，在第二金屬12下面不形成第三金屬13，和實施例2相同。但在第二金屬12下面，在蝕 刻形成通孔12a的情況下，形成有蝕刻阻止層15。其它結構和實施例2的半導體器件的結 構相同。圖17示出實施例3的半導體器件焊盤的放大截面圖。該圖的左手邊相當于區(qū)域 C，即在圖15中所示的焊盤形成區(qū)域，而右手邊示出通常的布線區(qū)域，第一下層布線層的原 始布線113形成于其中。使用在布線113前表面上形成的阻擋層金屬115來形成蝕刻阻止 層15，并且如圖17所示，將其形成在和布線113的上表面(阻擋層金屬115)相同的高度。 作為蝕刻阻止層15和阻擋層金屬115的材料實例，提到了 Ti、TiN或那些多層結構等。圖18-圖22示出實施例3的半導體器件的制造過程。以下，根據(jù)這些圖來說明實 施例3的半導體器件的制造過程。首先，用與常規(guī)半導體器件制造方法同樣的步驟，在半導 體襯底26上形成場氧化物25、第三層間絕緣膜24以及第二層間絕緣膜23之后，沉積第一 下層布線層的布線材料213 (圖18)。對布線材料213形成圖案，使其成為預定的布線圖案， 在通常的布線區(qū)域形成原始布線113，并在其上沉積第一層間絕緣膜22 (圖19)。將布線113的上表面曝光一次，例如用CMP方法。此時，要使之平整，以使曝光的 布線113的上表面高度和第一層間絕緣膜22頂部一樣。隨后，通過沉積阻擋層金屬材料和 對其形成圖案，將阻擋層金屬115選擇性地形成在布線113的上表面上，并在下一步形成在 形成成第二金屬12的區(qū)域中(圖20)。隨后再次沉積第一層間絕緣膜22 (圖21)。將蝕刻阻止層15形成在焊盤區(qū)第一層 間絕緣膜22中形成第二金屬12的部分中，高度和布線113的上表面相同。通過使用光刻 技術選擇性地進行蝕刻，在第一層間絕緣膜22中形成用于第二金屬12的通孔12a和用于 原始通孔112的通孔112a(圖22)。由于此時通孔12a的蝕刻被蝕刻阻止層15阻止，因此 在有關第二金屬12的通孔12a中不會產(chǎn)生過度蝕刻。通孔112a的蝕刻被布線113上表面 的阻擋層金屬115阻止。因此，可以容易地將用于第二金屬12的通孔12a和用于原始通孔 112的通孔112a形成到同一深度。如上所述，按照該實施例，第二金屬12上表面的凹陷問題，因通孔12a過度蝕刻導 致焊盤1和布線14等的短路問題就可避免。由于該實施例的結構和實施例2的結構相同， 故可形成具有高強度的半導體器件結構。以上說明了在每個第二金屬12下面局部形成蝕刻阻止層15的實例。也就是說， 在以上實例中，蝕刻阻止層15具有和第二金屬12同樣的線條形狀。但蝕刻阻止層15可以 在焊盤1下面的整個區(qū)域中形成為一整層。(實施例4)當在焊盤下面發(fā)生裂紋并甚至到達布線時，有關布線的金屬遷移電阻會退化。通 過讓布線在焊盤下面通過，在焊盤和有關布線之間的層間絕緣膜中就趨向于容易產(chǎn)生裂 紋，且強度易于下降。所以，從防止產(chǎn)生裂紋的觀點來看，最好不讓布線在焊盤下部隨意地 通過。但為了高度集成半導體器件，焊盤下面的區(qū)域也需要有效地利用，就必須讓布線在焊 盤下面通過。所以，在該實施例中，提出了即使當布線在焊盤下面通過時也能抑制強度退化 的半導體器件結構。當讓布線在焊盤下面通過時，本發(fā)明通過實驗和應力模擬發(fā)現(xiàn)，通過在有關布線
11的上表面上設置多個金屬，在焊盤和有關布線之間的層間絕緣膜中產(chǎn)生裂紋的情況就被抑 制了。該器件結構的實例在下面示出。圖23-圖25示出實施例4的半導體器件焊盤的結構。圖23是焊盤的頂視圖，圖 24和圖25示出分別沿圖23的線A-A和線B-B所作的有關焊盤的截面圖。在這些圖中，同 樣的編號賦予具有如圖2和圖3所示的相同功能的組件。在此實例中，焊盤1是僅包含第 一金屬11的結構。第二下層布線層的原始布線14經(jīng)由第一層間絕緣膜22和第二層間絕 緣膜23形成在焊盤1的下部中。在此實施例中，將多條線條形狀的第四金屬16形成在焊 盤1下部區(qū)域中布線14的上表面上。使用在第二層間絕緣膜23上形成的第一下層布線層和第二下層布線層之間用于 連接的通孔，形成第四金屬16。由于第四金屬16是分成多個的線條形狀，不同于形成單一 大口徑的通孔的情況，故不容易在上表面上產(chǎn)生凹陷，而且容易形成。第四金屬16的材料 用通用通孔材料即可，例如，提到了鎢(W)、銅、其合金等。上述實驗和模擬結果也示于圖6。在有關實驗和模擬中，實施例1的結構用作焊 盤1，以便易于和實施例1進行比較。通過上述說明，為使說明容易，將第二下層布線說明為 比第一下層布線低一層的布線層。但在將實施例4應用于實施例1的情況下，當?shù)诙聦?布線是在第一下層布線下面的一層時，第三金屬13和原始布線14會經(jīng)由第四金屬16電連 接。所以，在這種情況下，第二下層布線必須是在第一下層布線下面兩層或更多層的下層布 線層。或者，可適當形成一絕緣層，以使第三金屬13和第四金屬16之間可以絕緣。如圖6所示，在實施例4而不是實施例1的半導體器件中，裂紋的產(chǎn)生可以被抑 制，并獲得良好的結果。其原因看來是因為加到焊盤1上的應力被分成多個的第四金屬16 所吸收。就是說，通過在焊盤1下部布線14的上表面上形成多個第四金屬16，就可抑制在 焊盤1下面的層間絕緣膜中發(fā)生裂紋的情況。所以，當將布線14定位在焊盤1下面以力求 半導體器件的高集成度時，其強度的降低也可被抑制。該實施例除實施例1外還適用于實施例2或實施例3的焊盤1。例如，應用于實施 例3的實例示于圖26。在此圖中，雖然第二金屬12的線條間距做成不同于第四金屬16的 線條間距，但它們可以是相同的間距。在同一圖中，雖然第二金屬12的長邊方向和第四金 屬16的長邊方向做成為同一方向，但它們可以是互相不同的方向。但是，至于第二金屬12 的長邊方向，如用圖7-圖9說明的實施例1，最好將其定位成使其在平面圖中垂直于接觸第 一金屬11的探針的進入方向。在上述說明中，雖然將第四金屬16的形狀做成線條形狀，但并不限于此。例如，作 為第四金屬16，即使定位與原始通孔相同形狀的多個小口徑的金屬，也可獲得同樣的效果。(實施例5)實施例4的實驗和應力模擬顯示出通過在有關布線上表面上形成多個金屬，甚 至讓布線在焊盤下通過時，裂紋的產(chǎn)生都可被抑制。在實施例5中，注意到此結果，這次通 過將在焊盤下通過的布線本身分成多個，以求進一步提高半導體器件的強度。圖27和圖28示出實施例5的半導體器件焊盤的結構。圖27是焊盤的頂視圖，圖 28是沿圖27的線A-A所作的截面圖。由于和圖3相同，因此沿圖27的線B-B所作的截面 圖被省略了。在圖27和圖28中，同樣的編號賦予具有如圖2和圖3所示的相同功能的組 件。作為焊盤1，應用實施例1的焊盤，如圖27所示。與實施例1所示結構不同的是通過焊盤1底部的布線14被分成線條形狀。作為本發(fā)明人的實驗和模擬的結果，在圖27和圖28的半導體器件中，在焊盤1處 產(chǎn)生的應力被線形布線14吸收，而且裂紋的產(chǎn)生被抑制了，和實施例4相同。也就是說，已 表明，通過定位有關布線14的強度下降可以通過將焊盤1下部的布線14分成多個線條的 形狀而被抑制。所以，可以作到高集成度，抑制半導體器件的強度退化。此處，如上所述，從防止產(chǎn)生裂紋的角度來看，最好盡可能不讓布線14在焊盤1下 面通過。所以，在強度方面，在焊盤1下部中布線14的線條寬度較窄處的強度就高。當將 布線14的線條寬度和間隔具體確定為使布線14在焊盤1下部中所占的百分比可在60%或 更少時，就很有效。該實施例也可適用于除實施例1外的實施例2-4的半導體器件。例如，應用于實 施例4的實例示于圖29。在此情況下，每個被分的布線14位于每個第四金屬16下面。由 于布線14這樣可以在形成每個第四金屬16的通孔形成的情況下用作蝕刻阻止層，第四金 屬16的形成精度得到改進。在本發(fā)明中，雖然沒有特別要求布線14通過焊盤1底部的應用，但當例如用它作 為每個焊盤1所連接電路的電源(Vee)或地(GND)布線時，可最大程度地抑制半導體芯片面 積的增加。例如，當使焊盤1沿半導體芯片3四個邊的每個邊排列時，如實施例1的圖8所 示，有益的是，將作為電源或地布線的布線14做成如圖30的框形，并讓其在每個焊盤1的 下部通過。當在半導體芯片3上并排排列兩行焊盤1時，如圖9所示，有益的是，將作為電源 或地布線的布線14做成對應于該行焊盤1的線條形狀，并讓其在有關焊盤1的下面通過， 如圖31所示。雖然在圖30和圖31的實例中其結果是布線14的線條方向和焊盤1的排列方向 一致，但在本發(fā)明中，任何方向都可作為布線14的線條方向。布線14不僅可以用作電源或 地布線，而且可用作另一信號線。(實施例6)如前所述，為了力求半導體器件的高集成度，需要還有效地使用焊盤下的區(qū)域。所 以，在實施例6中，建議了有關本發(fā)明的焊盤下部結構的具體布局。圖32示出在實施例6的半導體器件中輸入輸出部分的電路圖。實施例6的半導 體器件設有輸出緩沖器31、保護電路32以及輸入緩沖器33，作為內部電路30和焊盤1之 間的信號輸入輸出部分。就是說，內部電路30是連接到輸出緩沖器31的輸入端以及輸入 緩沖器33的輸出端的電路。在有關內部電路30中，含有將信號輸出到輸出緩沖器31以及 從輸入緩沖器33輸入信號的邏輯電路，以及將電源電壓改變?yōu)橛糜谟嘘P邏輯電路的電平 的電平移動器等。輸出緩沖器31是將信號從內部電路30輸出到焊盤1的反相電路，它包括PM0S晶 體管31p和NM0S晶體管31n。輸入緩沖器33是將加到焊盤1上的信號輸入到內部電路30 的反相電路，它同樣包括PM0S晶體管33p和NM0S晶體管33n。保護電路32用于保護半導體器件不受加到焊盤1上的靜電放電(ESD 靜電放電) 的影響。保護電路32包括做成二極管連接的多個PM0S晶體管32p和NM0S晶體管32n。如 圖32所示，PM0S晶體管32p與輸出緩沖器31的PM0S晶體管31p以及輸入緩沖器33的 PM0S晶體管33p并聯(lián)。另一方面，NM0S晶體管32n與輸出緩沖器31的NM0S晶體管31n以
13及輸入緩沖器33的NM0S晶體管33n并聯(lián)。當高于電源的電壓或低于地的電壓因ESD而加 到焊盤1上時，電流就流入該保護電路32，從而防止高電壓加載到輸出緩沖器31或輸入緩 沖器33上。由于保護電路32的PM0S晶體管32p和NM0S晶體管32n需在瞬間流過大的電 流，因此需使用較大的尺寸。在圖32中，為了簡化說明，僅示出一塊焊盤1，但半導體器件配有多個排列的焊盤 1，例如，也是在本實施例中的圖30或圖31所示。每個輸出緩沖器31、保護電路32以及輸 入緩沖器33形成為一塊，每個焊盤一塊。圖33-圖45示出在實施例6的半導體器件中輸入輸出部分的結構圖。圖33-圖 43是它們中的有關輸入輸出部分的布線和通孔的布局圖案，圖44和圖45是有關輸入輸出 部分的截面圖。以下使用這些圖來說明實施例6的半導體器件的結構。現(xiàn)說明圖33-圖43的布局圖案和圖44和圖45的截面圖的對應關系。圖44和圖 45分別對應于沿圖33-圖43的布局圖案中所示的線A-A和線B-B所取的截面。圖33示出 在圖44和圖45中所示的在半導體襯底90上形成的作用區(qū)以及在半導體襯底90上形成的 多晶硅電極層的布局。同樣，圖34示出在最下層的層間絕緣膜91中第一通孔層的布局，圖 35示出在層間絕緣膜91上第一金屬布線層的布局，圖36示出在覆蓋第一金屬布線層的層 間絕緣膜92中第二通孔層的布局，圖37示出在層間絕緣膜92上第二金屬布線層的布局， 圖38示出在覆蓋第二金屬布線層的層間絕緣膜93中第三通孔層的布局，圖39示出在層間 絕緣膜93上第三金屬布線層的布局，圖40示出在覆蓋第三金屬布線層的層間絕緣膜94中 形成的第四通孔層的布局，圖41示出在層間絕緣膜94上第四金屬布線層的布局，圖42示 出在覆蓋第四金屬布線層的層間絕緣膜95中第五通孔層的布局，圖43示出在層間絕緣膜 95上第五金屬布線層的布局，以及覆蓋它的鈍化膜96的開口 83。雖然每個布局圖案中的左 手邊部分是內部電路30的形成區(qū)，但為了簡單起見，對該部分具體布局的說明在此省略。通用的布線材料足以用作每個金屬布線層的材料，作為實例，可提到鋁、銅、它們 的合金(例如Al-Si-Cu、Al-Cu等)等。通用的通孔材料足以用于每個通孔層，作為實例， 可提到鎢、銅、其合金等。為了便于說明，對圖33-圖45每個圖中的布線和通孔作有按其功能區(qū)分的陰影 線。具體地說，它們被區(qū)分為5個節(jié)點電源節(jié)點、地(基準電位)節(jié)點、內部電路30的邏 輯電路輸出節(jié)點、輸出緩沖器31的輸出節(jié)點以及保護電路32的輸出節(jié)點。在圖33-圖45 中，同樣的編號始終賦予同一組件。形成圖32所示的輸出緩沖器31、保護電路32以及輸入緩沖器33的每個晶體管 31p-33p、31n-33n分別形成在由半導體襯底90上部中形成的隔離絕緣層40所規(guī)定的作用 區(qū)中，如圖33所示。由于它們相互并聯(lián)，因此輸出緩沖器31的PM0S晶體管31p和保護電路32的PM0S 晶體管32p形成在同一作用區(qū)中，如圖33所示。保護電路32的PM0S晶體管32p需要增大 形成面積，以便其尺寸可以變大。由于載流子遷移率低于NM0S晶體管，所以PM0S晶體管需 要增大尺寸。結果，如圖33所示，PM0S晶體管31p和32p形成于其中的作用區(qū)變得比NM0S 晶體管31n和32n形成于其中的作用區(qū)要寬，并且在其上，將其形成為多個晶體管可以規(guī)則 地位于一條線上。另一方面，由于它們相互并聯(lián)，因此輸出緩沖器31的NM0S晶體管31n和保護電路32的NM0S晶體管32n形成在同一作用區(qū)中。通常，NM0S晶體管31n和32n的形成面積變 成小于PM0S晶體管31p和32p的形成面積，如圖33所示。NM0S晶體管31n和32n形成于 其中的作用區(qū)上部也成為多個晶體管規(guī)則地位于一條線上的結構。NM0S晶體管31n的柵電極51經(jīng)由第一通孔層(圖34)的通孔51c連接到第一金 屬布線層(圖35)的布線59。PM0S晶體管31p的柵電極53經(jīng)由第一通孔層的通孔53c連 接到第一金屬布線層的布線55。就是說，布線55和59是輸出緩沖器31的輸入線，并連接 到內部電路30中的邏輯電路(未示出)。PM0S晶體管31p和32p的源極區(qū)47和PM0S晶體管32p的柵電極54分別經(jīng)由第 一通孔層的通孔47c和通孔54c連接到第一金屬布線層的布線62。有關布線62經(jīng)由第二 通孔層(圖36)的通孔62c連接到第二金屬布線層(圖37)的布線67。在此實施例中，布 線67是源線，例如，位于如圖30所示框形中的芯片周圍部分。除了有關布線67外，第三金 屬布線層(圖39)的布線74也用作源線，以便它可有助于實現(xiàn)高容量的電源(二者經(jīng)由第 三通孔層(圖38)的通孔67c互連)。如圖37所示，有關布線67和74被分成多個線條形 狀。NM0S晶體管31n和32n的源極區(qū)45和NM0S晶體管32n的柵電極52分別經(jīng)由第 一通孔層的通孔45c和通孔52c連接到第一金屬布線層的布線60。有關布線60經(jīng)由第二 通孔層的通孔60c、第二金屬布線層的布線65以及第三通孔層的通孔65c連接到布線72。 在此實施例中，布線72是地線，例如，位于如圖30所示框形中的芯片周圍部分。除了布線 72夕卜，在此實例中，第四金屬布線層(圖41)的布線79也用作地線(二者經(jīng)由第四通孔層 (圖40)的通孔72c互連)。另一方面，輸入緩沖器33的PM0S晶體管33p的源極區(qū)41經(jīng)由第一通孔層的通孔 41c、第一金屬布線層的布線56、第二通孔層的通孔56c、第二金屬布線層的布線63以及第 三通孔層的通孔63c連接到第三金屬布線層的布線70。在此實施例中，布線70是源線，例 如，位于如圖30所示框形中的芯片周圍部分。除了有關布線70外，在此實例中，第四金屬 布線層的布線77也用作源線(二者經(jīng)由第四通孔層的通孔70c互連)。輸入緩沖器33的NM0S晶體管33n的源極區(qū)43經(jīng)由第一通孔層的通孔43c、第一 金屬布線層的布線57、第二通孔層的通孔57c、第二金屬布線層的布線64以及第三通孔層 的通孔64c連接到第三金屬布線層的布線71。在此實施例中，布線71是地線，例如位于如 圖30所示框形中的芯片周圍部分。除了有關布線71外，在此實例中，第四金屬布線層的布 線78也用作地線(二者經(jīng)由第四通孔層的通孔71c互連)。第三金屬布線層的布線68和第四金屬布線層的布線75(參閱圖39-圖41)是用 于內部電路30的源線(二者經(jīng)由第四通孔層的通孔68c互連)。第三金屬布線層的布線 69和第四金屬布線層的布線76同樣是用于內部電路30的地線(二者經(jīng)第四通孔層的通孔 69c互連)。匪OS晶體管31n和32n的漏極區(qū)46、PM0S晶體管31p和32p的漏極區(qū)48以及輸 入緩沖器33的柵電極50，分別經(jīng)由第一通孔層的通孔46c、通孔48c和通孔50c —起連接 到第一金屬布線層的布線61 (公用布線)。有關布線61經(jīng)由第二通孔層的通孔61c、第二 金屬布線層的布線66、第三通孔層的通孔66c、第三金屬布線層的布線73、第四通孔層的通 孔73c、第四金屬布線層的布線80以及第五通孔層(圖42)的通孔80c連接到第五金屬布線層(圖43)的布線82。有關布線82起焊盤1的作用。如圖44和圖45所示，半導體器件 的上表面覆有鈍化膜96，但該上表面暴露的開口 83形成在作為焊盤1的布線82上。有關焊盤1具有和實施例1相同的結構(參閱圖1-圖3)。就是說，在焊盤1中， 在第五通孔層中形成的多個線條形的通孔81c如圖42連接在第五金屬布線層的布線82下 面，且第四金屬布線層的布線81如圖41進一步連接在有關通孔81c的下面。就是說，和實 施例1 一樣，焊盤1具有使用第五金屬布線層即最上層布線層形成的布線82 (第一金屬)、 連接在有關布線82下面的多個線條形的通孔81c (第二金屬)、以及使用在第五金屬布線層 下面一層的第四金屬布線層(第一下層布線層)形成的布線81。所以，在此實施例中，通孔81c的寬度W和間隔D需要滿足以下關系<formula>formula see original document page 16</formula>
當做成這樣并使對焊盤1施加應力的方向在平面圖中接近垂直于通孔81c的長邊 方向時，如實施例1所述，在層間絕緣膜94和95中就很難產(chǎn)生裂紋。在這種情況下，最好 將多個焊盤1整齊放置，并定位到通孔81c的長邊方向。這樣，就容易使從芯片外部進入的 探針、焊頭等接觸，以使進入方向可以在平面圖中垂直于通孔81c的長邊方向。第三金屬布線層的布線74是通過焊盤1底部的源線，它被分成多個線條形狀。就 是說，該布線74相當于在實施例5中所示的“被分成線條形的第二下層布線層的布線”。就 是說，有關布線74能夠吸收在焊盤1處產(chǎn)生的應力。所以，可以作到高集成度，抑制通過讓 布線74在焊盤1下面通過而導致的半導體器件的強度退化。由于焊盤1位于輸出緩沖器31的上面，因此有關焊盤1和輸出緩沖器31可通過 一短布線路線連接，如圖45。所以，焊盤1和輸出緩沖器31之間的布線電阻和布線電容可 被抑制到最小。這樣，就抑制了輸出緩沖器31驅動能力的損失，并獲得電性能優(yōu)異的輸入 輸出電路。此實施例的焊盤1是形成在輸出緩沖器31的PM0S晶體管31p和32p以及保護電 路32的上面，而不是形成在NM0S晶體管31n和32n的上面，如上述圖33-圖45所示。它 并不形成在輸入緩沖器33和內部電路30的上面。如上所述，PM0S晶體管31p和32p形成于其中的作用區(qū)的面積比較寬，有關區(qū)域 上部成為多個晶體管規(guī)則地位于一條線上的結構。所以，從外部施加的應力被均勻分布到 PM0S晶體管31p和32p的整個形成面積上，并且很難將應力集中在一特定部分。所以，可以 說，PM0S晶體管31p和32p具有高抗應力性。通常，當有源器件位于焊盤1的下面時，我們 擔心因在焊盤1處產(chǎn)生的應力而破壞有關元件。但在此實施例中，可以作到高集成度，將半 導體器件的強度退化抑制到最小，因為具有優(yōu)異抗應力性結構的PM0S晶體管31p和32p位 于焊盤1的下面。而且，在此實施例中，PM0S晶體管31p和32p的漏極區(qū)48、NM0S晶體管31n和32n 的漏極區(qū)46以及焊盤1電連接到公用布線61，如圖33-圖45所示。在有關布線61中，與 焊盤1的連接部分(通孔61c)在與漏極區(qū)48的連接部分(通孔48c)和與漏極區(qū)46的連 接部分(通孔46c)之間。當通過這樣排列使ESD進入焊盤1時，就防止了所加高壓移向兩 個PM0S晶體管31p和32p或NM0S晶體管3In和32n之一，且電流流入保護電路32。所以， 半導體器件的抗ESD性就會更高。焊盤1的上表面暴露于鈍化膜96的開口 83，并在探測或焊接的情況下可對暴露部分進行物理訪問。在此實施例中，實現(xiàn)用于電連接焊盤1的連接結構的通孔80c、布線80、 通孔73c、通孔66c、布線66和通孔61c，以及輸出緩沖器31和輸入緩沖器33連接的布線 61都位于偏離開口 83的位置，如圖45。就是說，有關連接結構是連接在覆有鈍化膜96的 邊緣部分的下面，而不是暴露于開口 83的焊盤1的中心部分。所以，就防止了在探測或焊 接的情況下加到焊盤1上的應力被直接加到有關連接結構上，并獲得了焊盤1與輸出緩沖 器31和輸入緩沖器33之間的高連接可靠性。在此實施例中，焊盤1形成在PM0S晶體管31p和32p的上面，而不是形成在NM0S 晶體管31n和32n的上面。所以，焊盤1的邊緣部分將不可避免地位于如圖45所示接近 PM0S晶體管31p和32p的作用區(qū)與NM0S晶體管31n和32n的作用區(qū)之間的區(qū)域上部。所 以，很容易作到使與焊盤1的連接部分(通孔61c)位于布線61中與漏極區(qū)48的連接部 分(通孔48c)和與漏極區(qū)46的連接部分(通孔46c)之間，而且使焊盤1和布線61之間 的連接結構(通孔80c、布線80、通孔73c、通孔66c、布線66和通孔61c)位于覆有鈍化膜 96的邊緣部分的下面。雖然上述說明示出了將焊盤1形成在PM0S晶體管31p和32p的上面，而不是形成 在NM0S晶體管3 In和32n上面的結構，但相反，也可以做成將它形成在NM0S晶體管3 In和 32n的上面，而不是形成在PM0S晶體管31p和32p上面的結構。也就是，所需要的只是將焊 盤1形成在PM0S晶體管31p和32p與NM0S晶體管31n和32n 二者之一的上面。如上所述，NM0S晶體管31n和32n的作用區(qū)上部也是多個晶體管規(guī)則地位于一條 線上的結構。由于從外部施加的應力被均勻分布在NM0S晶體管31n和32n的整個形成面 積上，因此抗應力性很高。所以，也當NM0S晶體管31n和32n位于焊盤1的下面時，半導體 器件的強度退化可被抑制到最小。但是，對于NM0S晶體管31n和32n來說，由于載流子遷 移率比PM0S晶體管31p和32p要高，因此其形成面積就變小，如圖33。因此，在PM0S晶體 管31p和32p上形成的方法可增大面積，并且焊盤1具有能易于進行探測和焊接的優(yōu)點。雖然該實施例示出的實例中作為源線的第二金屬布線層的布線67和第三金屬布 線層的布線74都被分成如圖37和圖39的多個線條形，如圖46所示，例如，被分成多個的 每個布線67可被部分連接(布線74也一樣)。在這種情況下，由于防止了用于被分成多個 的每條源線的電位變化，因此本發(fā)明的半導體器件的工作可靠性得以改進。在說明此實施例中，雖然示出的是半導體器件具有五層金屬布線層的結構，但本 發(fā)明的應用不限于此，并可以應用到具有四層或更少層或者具有六層或更多層的金屬布線 層的半導體元件。(實施例7)圖47-圖59示出了實施例7的半導體器件輸入輸出部分的結構圖。圖47-圖57 是有關輸入輸出部分的布線和通孔的布局圖案，分別對應于實施例6的圖33-圖43。圖58 和圖59是有關輸入輸出部分的截面圖，分別對應于實施例6的圖44和圖45。圖58和圖 59分別對應于沿圖33-圖43布局圖案中所示線A-A和線B-B作的截面圖。在圖47-圖59中，同樣的編號賦予具有如圖33-圖45中所示的相同功能的組件。 在圖47-圖59和圖33-圖45中，只是布線和通孔的排列不同，而相互的電連接關系相同。 就是說，在圖47-圖59所示結構的等效電路和圖32相同。所以，在以下，省略了每個布線 和通孔的連接關系的詳細說明，僅說明了實施例7的特征部分。
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在前一實施例6中，示出了焊盤1形成在輸出緩沖器31的PM0S晶體管31p和32p 與NM0S晶體管3In和32n 二者之一和保護電路32上面的結構。但在此實施例中，如圖59 所示，焊盤1形成為可跨在PM0S晶體管31p和32p以及NM0S晶體管31n和32n之上。在 此實施例中，焊盤1不形成在輸入緩沖器33和內部電路30之上。由于PM0S晶體管31p和32p以及NM0S晶體管31n和32n的作用區(qū)上部是多個晶 體管規(guī)則地位于一條線上的結構，如上所述，因此抗應力性很高。所以，當將PM0S晶體管 31p和32p以及NM0S晶體管31n和32n定位在焊盤1下時，就可作到高集成度，將半導體器 件的強度下降像此實施例一樣抑制到最小。當焊盤1位于輸出緩沖器31的上面時，焊盤1和輸出緩沖器31可通過一短布線 路線連接，如圖59。所以，就抑制了輸出緩沖器31驅動能力的損失，并獲得了電性能優(yōu)異的 輸入輸出電路。在此實施例中，焊盤1可形成為可跨在PM0S晶體管31p和32p以及NM0S晶體管 31n和32n之上，且焊盤1的面積可以作得比實施例6更大。這樣，就獲得了容易對有關焊 盤1進行探測和焊接的效果。用于將焊盤1電連接到輸出緩沖器31和輸入緩沖器33所連接的布線61的連接 結構(通孔80c、布線80、通孔73c、通孔66c、布線66和通孔61c)都位于偏離鈍化膜96的 開口 83的位置，如圖59。所以，就防止了在探測或焊接的情況下加到焊盤1上的應力被直 接加到有關連接結構上，并獲得了焊盤1與輸出緩沖器31和輸入緩沖器33之間的高連接
可靠性。由于焊盤1具有和實施例1相同的結構(參閱圖1-圖3)，因此最好將通孔81c的 寬度W和間隔D做成滿足上面提到的公式(1)的關系。在這種情況下，當使對焊盤1施加 應力的方向在平面圖中接近垂直于通孔81c的長邊方向時，在層間絕緣膜94和95中就很 難產(chǎn)生裂紋。最好將多個焊盤1整齊放置，并定位到通孔81c的長邊方向。這樣，就容易使 從芯片外部進入的探針、焊頭等接觸，以使進入方向可在平面圖中垂直于通孔81c的長邊 方向。由于具有增大的焊盤1，因此不僅作為源線的布線74而且布線72也將沿實施例7 的有關焊盤1的底部通過。在此實施例中，布線74和布線72分別被分成如圖53的多個線 條形狀。就是說，布線72和74相當于在實施例5中所示的“被分成線條形的第二下層布線 層的布線”。就是說，有關布線72和74能夠吸收在焊盤1處產(chǎn)生的應力。所以，就抑制了 通過讓布線74和布線72在有關焊盤1底部通過而導致的半導體器件的強度退化。(實施例8)圖60-圖64示出實施例8的半導體器件的輸入輸出部分結構的布局圖案，分別對 應于實施例7中所示的圖53-圖57。就是說，圖60-圖64分別示出半導體器件輸入輸出部 分的第三金屬布線層、第四通孔層、第四金屬布線層、第五通孔層以及第五金屬布線層的布 局。由于作用區(qū)和多晶硅電極層、第一通孔層、第一金屬布線層、第二通孔層、第二金屬布線 層以及第三通孔層的布局和實施例7的圖47-圖52所示的相同，因此其說明在此省略。而 且在圖60-圖64中，同樣的編號賦予具有與在實施例6中圖33-圖45所示相同功能的組 件。僅是布線和通孔的布局不同，而相互電連接關系在圖60-圖64與圖53-圖57中相同。就是說，該實施例的輸入輸出部分的等效電路和圖32相同。所以，在以下，省略了每 個布線和通孔的連接關系的詳細說明，僅說明了實施例8的特征部分。在此實施例中，焊盤1做成比實施例7的更大，它形成為可跨在輸出緩沖器31、保 護電路32和輸入緩沖器33的上部以及部分內部電路30的上部。S卩，如圖62-圖64，使形 成焊盤1的第四金屬布線層的布線81、第五通孔層的通孔81c以及第五金屬布線層的布線 82分別延伸和存在于輸出緩沖器31、保護電路32、輸入緩沖器33以及部分內部電路30之 上。由于焊盤1具有和實施例1相同的結構(參閱圖1-圖3)，因此最好將通孔81c的 寬度W和間隔D做成滿足上述公式(1)的關系。在這種情況下，當使對焊盤1施加應力的 方向在平面圖中接近垂直于通孔81c的長邊方向時，在層間絕緣膜94和95中就很難產(chǎn)生 裂紋。而且，最好將多個焊盤1整齊放置，并定位到通孔81c的長邊方向。這樣，就容易使 從芯片外部進入的探針、焊頭等接觸，以使進入方向可在平面圖中垂直于通孔81c的長邊 方向。如圖60-圖62，第三金屬布線層的布線68 (用作內部電路30的源線)、布線69 (用 作內部電路30的地線)、布線70和74 (電源線)以及布線71和72(地線)都在焊盤1的 下面通過。在此實施例中，這些布線68-72以及74都分別被分成多個線條的形狀，并用作 在實施例5所示的“分成線條形的第二下層布線層的布線”。就是說，布線68-72和74可吸 收在焊盤1處產(chǎn)生的應力，并可抑制裂紋的產(chǎn)生。因此，按照此實施例，焊盤1的面積可以增大，保持半導體器件的抗應力性。當焊 盤1的面積變大時，就可獲得容易對有關焊盤1進行探測和焊接的效果。如圖65所示，可以使用該圖，將焊盤1的上表面分成用于進行探測的區(qū)域(探測 區(qū))，以及用于進行引線焊接的區(qū)域(焊接區(qū))。近年來，為了有助于半導體模塊的微型化，用于焊接的引線正在日益變細。所以， 當焊盤的上表面由于探測以及進行焊接引線而被損壞時，就容易產(chǎn)生連接失效。當焊盤1 的面積可以如該實施例被增大，且探測區(qū)和焊接區(qū)可被分開時，即使是在探測之后，焊接區(qū) 的上表面也不受損害，并可安全地進行引線焊接。在單獨規(guī)定焊盤1上表面上的探測區(qū)和焊接區(qū)時，最好將焊接區(qū)做在半導體芯片 的外側。其原因可用圖66來說明。例如，當在半導體芯片內部焊接引線時，如圖66(a)，引 線很容易接觸半導體芯片的邊緣。當略微加長引線時，就可防止接觸，但不利于半導體模塊 的微型化。當將引線焊接到半導體芯片的外側時，如圖66(b)，不加長引線就可防止有關引 線和半導體芯片邊緣的接觸。雖然已對本發(fā)明作了詳細說明，但上述說明在所有方面都是示范性的，本發(fā)明不 并局限于此。在不背離本發(fā)明范圍的前提下，可以設想未舉例說明的無數(shù)改動。
權利要求
一種半導體器件，包括多個焊盤，每個焊盤具有使用最上層布線層形成的第一金屬，以及多個各具有線條形狀、利用在所述最上層布線層下面一層的第一下層布線層形成的、排列在第一金屬下面的、并與所涉及的第一金屬連接的第二金屬，其中所述多個焊盤整齊放置并定位到具有線條形狀的第二金屬的長邊方向，其中在第二金屬底部寬度W和間隔D滿足關系式W≤D≤2×W。
2.如權利要求1所述的半導體器件，其中第二金屬嵌入在第一金屬下面的絕緣層中，且上部在所涉及的所述絕緣層中相互連接。
3.如權利要求1所述的半導體器件，還包括在所述第一下層布線層下面一層的第二下層布線層；其中所述焊盤還具有第三金屬，第三金屬排列在第二金屬下面，與所涉及的第二金屬 連接，并使用第二下層布線層形成。
4.如權利要求1所述的半導體器件，其中所述焊盤還具有蝕刻阻止層，所述蝕刻阻止層排列在第二金屬下面，并使用第一 下層布線層前表面的阻擋層金屬形成。
5.如權利要求1所述的半導體器件，還包括 在所述焊盤下的第二下層布線層；以及預定形狀的多個第四金屬，它們排列在所述焊盤下部的區(qū)域中第二下層布線層的布線 上面，并連接到所涉及的所述布線，其中所述第二下層布線層形成在所述第一下層布線層下面。
6.如權利要求5所述的半導體器件，其中在所述焊盤下部的區(qū)域中，第二下層布線層的所述布線被分成多個線條的形狀。
7.如權利要求1所述的半導體器件，還包括 在所述焊盤下的第二下層布線層；其中在所述焊盤下部的區(qū)域中，第二下層布線層的布線被分成多個線條的形狀， 其中所述第二下層布線層形成在所述第一下層布線層下面。
8.如權利要求1所述的半導體器件，其中所述長邊方向垂直于所述多個焊盤中每一個焊盤的焊接方向。
全文摘要
一種半導體器件，其中抗焊盤中所產(chǎn)生應力的強度被提高了。提供有多個焊盤(1)。在每個焊盤(1)中，在使用最上層形成的第一金屬(11)下提供有多個線條狀第二金屬(12)。這樣，為提高抗焊盤中所產(chǎn)生應力的強度，將焊盤(1)沿第二金屬(12)的縱向排列。亦即將焊盤(1)排列成使第二金屬(12)的縱向(L1)和焊盤(1)的排列方向(L2)在同一方向。
文檔編號H01L23/52GK101819956SQ20101016800
公開日2010年9月1日 申請日期2005年2月22日 優(yōu)先權日2004年2月26日
發(fā)明者三木一伸, 出口善宣, 神崎照明 申請人:株式會社瑞薩科技