專利名稱：集成電路結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，尤其涉及一種淺溝槽隔絕區(qū)(STI)和半導(dǎo)體鰭狀物的 結(jié)構(gòu)及其形成方法。
背景技術(shù)：
為了增加集成電路的尺寸微縮程度，以及增加對(duì)集成電路的速度的要求，晶體管 在尺寸微縮的同時(shí)需要更高的驅(qū)動(dòng)電流。因此研發(fā)出鰭狀場(chǎng)效晶體管(FinFET)。圖1顯示 一公知鰭狀場(chǎng)效晶體管的剖面圖，其中上述剖面圖是穿過(guò)鰭狀物而并非穿過(guò)源極區(qū)和漏極 區(qū)。鰭狀物100形成為垂直的硅鰭狀物，其延伸至基板102上方，且鰭狀物100用以形成源 極區(qū)、漏極區(qū)(圖未顯示)和源極區(qū)以及漏極區(qū)之間的溝道區(qū)。形成淺溝槽隔絕區(qū)(STI) 120 以定義鰭狀物100。柵極108形成于鰭狀物100上方。形成柵極介電質(zhì)106以隔開(kāi)鰭狀物 100和柵極108?？梢粤私獾氖牵瑬艠O108和半導(dǎo)體條狀物122之間會(huì)產(chǎn)生寄生電容(顯示為電容 110)，其中淺溝槽隔絕區(qū)(STI) 120作為寄生電容110的絕緣物。寄生電容會(huì)對(duì)各自的集成 電路產(chǎn)生不利的影響，因而需要降低寄生電容。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一實(shí)施例提供一種集成電路結(jié)構(gòu)。本發(fā)明一實(shí)施例的集成電 路結(jié)構(gòu)包括一基板；兩個(gè)隔絕區(qū)，位于上述基板上方，其中兩個(gè)上述隔絕區(qū)的其中之一包括 位于其中的一孔洞；以及一第一半導(dǎo)體條狀物，介于兩個(gè)上述隔絕區(qū)之間且鄰接于兩個(gè)上 述隔絕區(qū)，其中上述第一半導(dǎo)體條狀物包括一頂部，上述頂部形成位于兩個(gè)上述隔絕區(qū)上 方的一鰭狀物。本發(fā)明的另一實(shí)施例提供一種集成電路結(jié)構(gòu)，上述集成電路結(jié)構(gòu)包括一半導(dǎo)體基 板；一第一半導(dǎo)體條狀物，位于上述半導(dǎo)體基板上方；一第二半導(dǎo)體條狀物，位于上述半導(dǎo) 體基板上方；一淺溝槽隔絕區(qū)，位于上述半導(dǎo)體基板上方，介于上述第一和第二半導(dǎo)體條狀 物之間且鄰接于上述第一和第二半導(dǎo)體條狀物，其中上述淺溝槽隔絕區(qū)包括位于其中的一 孔洞，且其中位于上述淺溝槽隔絕區(qū)的一頂面的上方的上述第一半導(dǎo)體條狀物的一部分形 成一第一鰭狀物，且其中位于上述淺溝槽隔絕區(qū)的上述頂面的上方的上述第二半導(dǎo)體條狀 物的一部分形成一第二鰭狀物；一柵極介電質(zhì)，位于上述第一和第二鰭狀物的頂面和側(cè)壁 上；以及一柵極，位于上述柵極介電質(zhì)上，上述柵極位于上述孔洞和上述第一和第二鰭狀物 的正上方。本發(fā)明的又一實(shí)施例提供一種集成電路結(jié)構(gòu)的形成方法，上述集成電路結(jié)構(gòu)的形 成方法包括提供一半導(dǎo)體基板；在上述半導(dǎo)體基板中形成兩個(gè)隔絕區(qū)，且上述半導(dǎo)體基板 的一條狀物介于兩個(gè)上述隔絕區(qū)之間且鄰接于兩個(gè)上述隔絕區(qū)；以及凹陷兩個(gè)上述隔絕區(qū) 的頂面，其中位于兩個(gè)上述隔絕區(qū)上方的上述半導(dǎo)體基板的上述條狀物的一頂部形成一第 一鰭狀物，且其中在上述凹陷步驟之后，兩個(gè)上述隔絕區(qū)的其中之一包括位于其中的一孔洞。本發(fā)明的又另一實(shí)施例提供一種集成電路結(jié)構(gòu)的形成方法，上述集成電路結(jié)構(gòu)的 形成方法包括提供一半導(dǎo)體基板；蝕刻上述半導(dǎo)體基板以形成兩個(gè)溝槽，且上述半導(dǎo)體基 板的一條狀物介于兩個(gè)上述溝槽之間；以一介電材料填充上述些溝槽以形成兩個(gè)淺溝槽隔 絕區(qū)；凹陷兩個(gè)上述淺溝槽隔絕區(qū)的頂面，其中在上述凹陷步驟之后，兩個(gè)上述淺溝槽隔絕 區(qū)的其中之一包括位于其中的一孔洞，其中位于兩個(gè)上述淺溝槽隔絕區(qū)上方的上述半導(dǎo)體 基板的上述條狀物的一頂部形成一第一鰭狀物；在上述第一鰭狀物的一頂面和側(cè)壁上形成 一柵極介電質(zhì)；以及在上述柵極介電質(zhì)上形成一柵極。本發(fā)明實(shí)施例具有許多優(yōu)點(diǎn)?？稍邛挔顖?chǎng)效晶體管的柵極的正下方形成孔洞。因 為孔洞為空氣的袋狀物，其介電常數(shù)約等于1. 0，所以可以降低淺溝槽隔絕區(qū)的等效介電常 數(shù)?？山档图纳娙莸碾娙葜怠Ｒ虼丝梢愿纳谱罱K的集成電路的性能。


圖1為公知的鰭狀場(chǎng)效晶體管的剖面圖。圖2-圖9為本發(fā)明一實(shí)施例的鰭狀場(chǎng)效晶體管的工藝剖面圖。上述附圖中的附圖標(biāo)記說(shuō)明如下100 鰭狀物；102 基板；106 柵極介電質(zhì)；108 柵極；110 電容；120 淺溝槽隔絕區(qū)；122 半導(dǎo)體條狀物；20 -半導(dǎo)體基板；22 -焊盤層；24 -掩模層；26 -光致抗蝕劑28 -開(kāi)口 ；32 々勾槽；34 -焊盤氧化物；36 -氧化物；38 -孔洞；39 -開(kāi)口 ；40,40' 淺溝槽隔絕區(qū)42 -半導(dǎo)體條狀物；43 -縫隙；52 -凹陷；60 -鰭狀物；62 -柵極介電質(zhì)；
64 , 柵極；66 ‘ 鰭狀場(chǎng)效i80 ‘ 寄生電容S 叫旬隙；W-〃寬度；D 々果度；D，、D ” 距離。說(shuō)明書(shū)3/5頁(yè)
具體實(shí)施例方式以下以各實(shí)施例詳細(xì)說(shuō)明并伴隨著

的范例，作為本發(fā)明的參考依據(jù)。在 附圖或說(shuō)明書(shū)描述中，相似或相同的部分都使用相同的附圖標(biāo)記。且在附圖中，實(shí)施例的 形狀或是厚度可擴(kuò)大，并以簡(jiǎn)化或是方便標(biāo)示。再者，附圖中各元件的部分將以分別描述 說(shuō)明，值得注意的是，圖中未顯示或描述的元件，為所屬技術(shù)領(lǐng)域中普通技術(shù)人員所知的形 式，另外，特定的實(shí)施例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。本發(fā)明實(shí)施例提供一種新穎的方法，其用以形成一淺溝槽隔絕區(qū)(STI)和一鰭狀 場(chǎng)效晶體管(FinFET)。以下利用工藝剖面圖，以更詳細(xì)地說(shuō)明本發(fā)明較佳實(shí)施例的半導(dǎo)體 裝置及其形成方法，在本發(fā)明各實(shí)施例中，相同的符號(hào)表示相同的元件。請(qǐng)參考圖2，提供一半導(dǎo)體基板20。在本發(fā)明一實(shí)施例中，半導(dǎo)體基板20包括硅。 半導(dǎo)體基板20也可包括其他常用的材料，例如碳、鍺、鎵、砷、氮、銦及/或磷或其他類似的 材料。半導(dǎo)體基板20可為一塊狀基板或一半導(dǎo)體上覆硅(SOI)基板?？稍诎雽?dǎo)體基板20上形成焊盤層22和掩模層M。上述焊盤層22可包括利用熱 氧化法形成的一氧化硅薄膜。上述焊盤層22可作為介于半導(dǎo)體基板20和掩模層M之間 一粘著層。上述焊盤層22也可作為掩模層M的蝕刻停止層。在本發(fā)明一實(shí)施例中，掩模 層M可為利用例如利用低壓化學(xué)氣相沉積法(LPCVD)形成的氮化硅。在本發(fā)明其他實(shí)施 例中，可利用熱氮化硅的方式、等離子體增強(qiáng)型化學(xué)氣相沉積法(PECVD)或等離子體陽(yáng)極 氮化法形成掩模層M。在后續(xù)光刻工藝期間，掩模層M可作為一硬掩模。在掩模層對(duì)上 形成光致抗蝕劑26并接著圖案化光致抗蝕劑沈，且在光致抗蝕劑沈中形成開(kāi)口觀。請(qǐng)參考圖3，蝕刻焊盤層22和掩模層M穿過(guò)開(kāi)口 28，且暴露其下的半導(dǎo)體基板 20。接著，蝕刻上述暴露的半導(dǎo)體基板20，以形成溝槽32。介于溝槽32之間的半導(dǎo)體基板 20部分形成半導(dǎo)體條狀物42。溝槽32可為彼此平行的條狀物(在上視圖中)，且彼此緊密 地設(shè)置。舉例來(lái)說(shuō)，溝槽32之間的間隙S可小于30nm。然后，移除光致抗蝕劑沈。之后， 可進(jìn)行一清潔步驟以移除半導(dǎo)體基板20的原生氧化物?？衫孟♂尩臍浞?HF)進(jìn)行上 述清潔步驟。當(dāng)溝槽32的寬度W約介于300人至1500A之間時(shí)，溝槽32的深度D可約介于 2100人至2500入之間。在本發(fā)明一實(shí)施例中，溝槽32的深寬比(aspect ratio,D/ff)約大 于7.0。在本發(fā)明其他實(shí)施例中，上述深寬比可約大于8。然而，上述深寬比也可約小于7.0 或約介于7. 0至8. 0之間。然而，本領(lǐng)域普通技術(shù)人員可了解，說(shuō)明書(shū)內(nèi)容中的尺寸和數(shù)值 僅作為范例，且可為了適合不同尺寸的集成電路以改變上述尺寸和數(shù)值。接著，如圖4所示，在溝槽32中形成焊盤氧化物34。在本發(fā)明一實(shí)施例中，焊盤氧化物34可為一熱氧化物，其厚度可約介于20A至500人之間。在本發(fā)明其他實(shí)施例中，可利 用現(xiàn)場(chǎng)蒸氣產(chǎn)生法(ISSG)形成焊盤氧化物34。在本發(fā)明的其他實(shí)施例中，可利用能夠形成 順應(yīng)性氧化層的沉積法形成焊盤氧化物34，例如選擇性面積化學(xué)氣相沉積法(SACVD)或類 似的方法。焊盤氧化物34的形成方式會(huì)使溝槽32的角落變圓，其可降低電場(chǎng)，且因此可改 善最終集成電路的性能。請(qǐng)參考圖5A、圖5B和圖5C，以介電材料36填充上述溝槽32。上述介電材料36可 包括氧化硅，且因此之后可視為氧化物36。然而，介電材料36也可使用例如氮化硅(SiN)、 碳化硅(SiC)或類似材料的其他介電材料。在本發(fā)明一實(shí)施例中，可利用一高深寬比工藝 (high aspect-ration process, HARP)形成氧化物36。上述工藝的氣體可包括或四乙氧基 硅烷(Tetraethoxysilane，TEOQ和臭氧(0；3)。位于溝槽32中的部分氧化物36和焊盤氧 化物34之后可視為淺溝槽隔絕(STI)區(qū)40。為簡(jiǎn)單說(shuō)明起見(jiàn)，圖5B、圖5C和之后的附圖 不再顯示焊盤氧化物34。可在氧化物36中形成孔洞38。在本發(fā)明一實(shí)施例中，可選擇例如高深寬比工 藝(HARP)的適當(dāng)方法和采用適當(dāng)工藝條件形成孔洞38，上述高深寬比工藝(HARP)可 幫助于氧化物36中形成孔洞38。半導(dǎo)體條狀物42可用以形成一單一鰭狀場(chǎng)效晶體管 (FinFET)(請(qǐng)參考圖8A和圖9)，然而，半導(dǎo)體條狀物42也可用以形成多重鰭狀場(chǎng)效晶體 管(multiple FinFETs)。因此，介于半導(dǎo)體條狀物42之間的淺溝槽隔絕區(qū)40可視為元件 內(nèi)(intra-device)淺溝槽隔絕區(qū)。相反地，介于半導(dǎo)體條狀物42之間的一淺溝槽隔絕區(qū) 40’(請(qǐng)參考圖5B和圖9)可視為一元件間(inter-device)淺溝槽隔絕區(qū)。在本發(fā)明一 實(shí)施例中，元件內(nèi)(intra-device)淺溝槽隔絕區(qū)40具有形成于其中的孔洞38，而元件間 (inter-device)淺溝槽隔絕區(qū)40’不具有形成于其中的孔洞。孔洞較可能在具有較深寬比 的溝槽中形成。另外，元件間淺溝槽隔絕區(qū)40’可具有較元件內(nèi)淺溝槽隔絕區(qū)40小的深寬 比。因此，可選擇形成氧化物36的適當(dāng)方法，且選擇元件內(nèi)淺溝槽隔絕區(qū)40和元件間淺溝 槽隔絕區(qū)40’的適當(dāng)深寬比，以在元件內(nèi)淺溝槽隔絕區(qū)40中形成孔洞38 (而不在元件間淺 溝槽隔絕區(qū)40’中形成孔洞)。另外，在形成鰭狀場(chǎng)效晶體管元件(請(qǐng)參考圖8A至圖9)之后，孔洞38最好留在結(jié) 構(gòu)中。因此，孔洞38的理想位置會(huì)被在后續(xù)凹陷步驟(請(qǐng)參考圖7A和圖7B)移除的淺溝 槽隔絕區(qū)的數(shù)量影響。在本發(fā)明一實(shí)施例中，孔洞38的頂端與半導(dǎo)體條狀物42的頂端垂 直間隔一距離D’(圖5A)，其值約大于25nm。例如可利用調(diào)整形成氧化物36的工藝條件， 例如沉積率、工藝氣體流速、基板20的溫度或類似條件等，以形成上述距離D’。在本發(fā)明一 實(shí)施例中，可在大于約500托爾(Torr)的低于一大氣壓的工藝氣體壓力下與四乙氧基硅烷 (TEOS)和臭氧(03)形成淺溝槽隔絕區(qū)40。工藝腔室內(nèi)的工藝氣體壓力也可介于約500托 爾至約760托爾之間。四乙氧基硅烷(TEOS)的氣體流速可大于約lOsccm，而臭氧(03)的 氣體流速可大于約lOsccm。高氣體流速和高氣體壓力有助于形成孔洞。如圖5C所示，在本發(fā)明其他實(shí)施例中，沒(méi)有孔洞38形成。然而，在溝槽32的相對(duì) 側(cè)壁上成長(zhǎng)的氧化物36會(huì)彼此連結(jié)，以在溝槽32的中央形成縫隙43。由于高密度的懸鍵 (dangling bond)，縫隙43為氧化物36的較弱部分。然后，進(jìn)行化學(xué)機(jī)械研磨步驟，以移除掩模層對(duì)和焊盤層22。圖6顯示最終結(jié)構(gòu)。 如果掩模層M是由氮化硅形成，則可利用使用熱磷酸(H3P04)的濕蝕刻工藝去除掩模層M。而如果焊盤層22是由氧化硅形成，則可利用使用稀釋的氫氟酸(HF)的濕蝕刻工藝去 除焊盤層22。接著，如圖6所示的結(jié)構(gòu)用以形成鰭狀物，上述鰭狀物用以形成鰭狀場(chǎng)效晶體管 (FinFET)。如圖7A和圖7B所示，可利用蝕刻方式凹陷淺溝槽隔絕區(qū)40，以形成凹陷52。半 導(dǎo)體條狀物42的一部分突出于殘留的淺溝槽隔絕區(qū)40頂面的上方，因此上述半導(dǎo)體條狀 物42的一部分變成鰭狀物60。在本發(fā)明一實(shí)施例中，凹陷氧化物36的步驟可包括在例如 在一稀釋的氫氟酸(HF)溶液中進(jìn)行的一濕式浸泡法。在本發(fā)明其他實(shí)施例中，上述蝕刻方 式可為干蝕刻。凹陷52的距離D”可約介于15nm至50nm。請(qǐng)參考圖7A，孔洞38嵌入殘留的淺溝槽隔絕區(qū)40中，且被殘留的淺溝槽隔絕區(qū) 40包圍。在圖7B中，孔洞38暴露于外部環(huán)境中。然而，孔洞38的開(kāi)口極小。如圖5B所示 的本發(fā)明一實(shí)施例中，因?yàn)榭p隙43(圖5C)為氧化物36的較弱部分，在凹陷淺溝槽隔絕區(qū) 40期間，縫隙43會(huì)較其他部分快速的被蝕刻，所以形成孔洞38。另外，如果孔洞38已在形 成淺溝槽隔絕區(qū)40之前形成，可能會(huì)擴(kuò)大上述暴露的孔洞。請(qǐng)參考圖8A，形成柵極介電質(zhì)62以覆蓋鰭狀物60的頂面和側(cè)壁?？衫脽嵫趸?法形成柵極介電質(zhì)62，且因此柵極介電質(zhì)62可包括熱氧化的氧化硅。在本實(shí)施例中，柵極 介電質(zhì)62形成于鰭狀物60的頂面上，而沒(méi)有形成于淺溝槽隔絕區(qū)40的頂面上。在本發(fā)明 其他實(shí)施例中，可利用沉積步驟形成柵極介電質(zhì)62。因此，柵極介電質(zhì)62形成于鰭狀物60 和淺溝槽隔絕區(qū)40的頂面上。接著，在柵極介電質(zhì)62上形成柵極64。如圖8A和圖8B所 示，在本發(fā)明一實(shí)施例中，柵極64可覆蓋多于一個(gè)鰭狀物60，以便形成多鰭式鰭狀場(chǎng)效晶 體管的鰭狀場(chǎng)效晶體管66。在本發(fā)明其他實(shí)施例中，每一個(gè)鰭狀物60可用以形成一鰭狀場(chǎng) 效晶體管。然后，形成包括源極、漏極、源極硅化物和漏極硅化物(圖未顯示)的鰭狀場(chǎng)效 晶體管66的其他元件。上述元件的形成工藝為常用的工藝，在此不作重復(fù)說(shuō)明。圖8B顯示從圖7B所示結(jié)構(gòu)形成的另一實(shí)施例。雖然孔洞38從淺溝槽隔絕區(qū)40 的頂面暴露出來(lái)，但開(kāi)口 39足夠小以使形成柵極64之后，孔洞38的開(kāi)口 39被柵極64密 封，且孔洞38未被填滿。雖然在圖5A至圖9所示的實(shí)施例中，每一個(gè)淺溝槽隔絕區(qū)40中只顯示一個(gè)孔洞 38，但每一個(gè)淺溝槽隔絕區(qū)40中的孔洞數(shù)量可以大于一個(gè)，且在單一淺溝槽隔絕區(qū)40中的 多個(gè)孔洞可以遍布于淺溝槽隔絕區(qū)40。圖9顯示從圖5C所示結(jié)構(gòu)形成的元件內(nèi)淺溝槽隔絕區(qū)40和元件間淺溝槽隔絕區(qū) 40’。值得注意的是，元件間淺溝槽隔絕區(qū)40’不具有孔洞，且元件間淺溝槽隔絕區(qū)40’的 正上方不具有任何柵極。相較之下，元件內(nèi)淺溝槽隔絕區(qū)40可具有孔洞38，且元件間元件 內(nèi)淺溝槽隔絕區(qū)40位于柵極64的正下方。本發(fā)明實(shí)施例具有許多優(yōu)點(diǎn)?？稍邛挔顖?chǎng)效晶體管的柵極的正下方形成孔洞。因 為孔洞為空氣的袋狀物，其介電常數(shù)約等于1.0，所以可以降低淺溝槽隔絕區(qū)40的等效介 電常數(shù)。可降低寄生電容80 (圖8A)的電容值。因此可以改善最終的集成電路的性能。雖然本發(fā)明已以實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技 術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范 圍當(dāng)視后附的權(quán)利要求所界定為準(zhǔn)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括 一基板；兩個(gè)隔絕區(qū)，位于該基板上方，其中兩個(gè)該隔絕區(qū)的其中之一包括位于其中的一孔洞；以及一第一半導(dǎo)體條狀物，介于兩個(gè)該隔絕區(qū)之間且鄰接于兩個(gè)該隔絕區(qū)，其中該第一半 導(dǎo)體條狀物包括一頂部，該頂部形成位于兩個(gè)該隔絕區(qū)上方的一鰭狀物。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括 一柵極介電質(zhì)，位于該鰭狀物的一頂面和側(cè)壁上；以及一柵極，位于該柵極介電質(zhì)上，其中該柵極包括一部分，位于該孔洞的正上方。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一第二半導(dǎo)體條狀物，其中兩個(gè)該隔絕 區(qū)的其中之一介于該第一和第二半導(dǎo)體條狀物之間且鄰接于該第一和第二半導(dǎo)體條狀物， 且其中該柵極介電質(zhì)和該柵極延伸位于該第一和第二半導(dǎo)體條狀物的正上方。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一額外隔絕區(qū)，其與該柵極水平隔開(kāi)，其 中該額外隔絕區(qū)不位于任何鰭狀場(chǎng)效晶體管的任何柵極的下方，且其中該額外隔絕區(qū)不包 括任何孔洞。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該柵極暴露出該孔洞。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該孔洞具有一頂端，其低于兩個(gè)該隔絕區(qū) 的其中之一的一頂面。
7.如權(quán)利要求3所述的集成電路結(jié)構(gòu)，其中該第一半導(dǎo)體條狀物、該第二半導(dǎo)體條狀 物和該半導(dǎo)體基板由硅形成，且其中該第一半導(dǎo)體條狀物和該第二半導(dǎo)體連續(xù)地連接至該 半導(dǎo)體基板。
8.一種集成電路結(jié)構(gòu)的形成方法，包括下列步驟 提供一半導(dǎo)體基板；在該半導(dǎo)體基板中形成兩個(gè)隔絕區(qū)，且該半導(dǎo)體基板的一條狀物介于兩個(gè)該隔絕區(qū)之 間且鄰接于兩個(gè)該隔絕區(qū)；以及凹陷兩個(gè)該隔絕區(qū)的頂面，其中位于兩個(gè)該隔絕區(qū)上方的該半導(dǎo)體基板的該條狀物的 一頂部形成一第一鰭狀物，且其中在該凹陷步驟之后，兩個(gè)該隔絕區(qū)的其中之一包括位于 其中的一孔洞。
9.如權(quán)利要求8所述的集成電路結(jié)構(gòu)的形成方法，其中形成該兩個(gè)隔絕區(qū)的步驟包括蝕刻該半導(dǎo)體基板以形成多個(gè)溝槽；以及 以一介電材料填充該些溝槽以形成該兩個(gè)隔絕區(qū)。
10.如權(quán)利要求9所述的集成電路結(jié)構(gòu)的形成方法，其中該孔洞在填充該些溝槽的步 驟期間產(chǎn)生。
11.如權(quán)利要求9所述的集成電路結(jié)構(gòu)的形成方法，其中該孔洞在凹陷兩個(gè)該隔絕區(qū) 的頂面的步驟期間產(chǎn)生。
12.如權(quán)利要求8所述的集成電路結(jié)構(gòu)的形成方法，還包括 在該第一鰭狀物的一頂面和側(cè)壁上形成一柵極介電質(zhì)；以及在該柵極介電質(zhì)上形成一柵極，其中該柵極包括一部分，位于該孔洞的正上方。
13.如權(quán)利要求12所述的集成電路結(jié)構(gòu)的形成方法，其中該柵極鄰接該孔洞。
14.如權(quán)利要求12所述的集成電路結(jié)構(gòu)的形成方法，還包括在該凹陷步驟期間，在兩 個(gè)該隔絕區(qū)的該頂面的上方形成一第二鰭狀物，其中兩個(gè)該隔絕區(qū)的其中之一水平介于該 第一鰭狀物和該第二鰭狀物之間，且其中該柵極介電質(zhì)和該柵極延伸位于該第一和第二鰭 狀物的正上方。
15.如權(quán)利要求8所述的集成電路結(jié)構(gòu)的形成方法，在形成該兩個(gè)隔絕區(qū)的步驟期間， 同時(shí)形成與該柵極水平隔開(kāi)的一額外隔絕區(qū)，其中該額外隔絕區(qū)不位于任何鰭狀場(chǎng)效晶體 管的任何柵極的下方，且其中該額外隔絕區(qū)無(wú)任何孔洞。
全文摘要
本發(fā)明提供一種集成電路結(jié)構(gòu)及其形成方法。上述集成電路結(jié)構(gòu)包括一基板；兩個(gè)隔絕區(qū)，位于上述基板上方，其中兩個(gè)上述隔絕區(qū)的其中之一包括位于其中的一孔洞；以及一第一半導(dǎo)體條狀物，介于兩個(gè)上述隔絕區(qū)之間且鄰接于兩個(gè)上述隔絕區(qū)，其中上述第一半導(dǎo)體條狀物包括一頂部，上述頂部形成位于兩個(gè)上述隔絕區(qū)上方的一鰭狀物。本發(fā)明可在鰭狀場(chǎng)效晶體管的柵極的正下方形成孔洞。因?yàn)榭锥礊榭諝獾拇鼱钗?，其介電常?shù)約等于1.0，所以可以降低淺溝槽隔絕區(qū)的等效介電常數(shù)。因此可降低寄生電容的電容值，改善最終的集成電路的性能。
文檔編號(hào)H01L21/762GK102044469SQ201010116658
公開(kāi)日2011年5月4日 申請(qǐng)日期2010年2月10日 優(yōu)先權(quán)日2009年10月14日
發(fā)明者張長(zhǎng)昀, 李宗霖, 袁峰, 陳宏銘 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司