專利名稱：半導(dǎo)體結(jié)構(gòu)的形成方法
技術(shù)領(lǐng)域：
本發(fā) 明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種具備接觸孔(contact)的半導(dǎo)體結(jié)構(gòu)形成方法。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)的不斷發(fā)展，CMOS器件的特征尺寸不斷縮小，從而引起短溝道效應(yīng)、連接等一系列問題，這些問題已成為制約半導(dǎo)體技術(shù)發(fā)展的瓶頸。特別是，隨著特征尺寸的不斷減小，制作用于連接?xùn)艠O和源/漏極的接觸孔也越來越困難。如圖1所示，為以現(xiàn)有方法形成的CMOS器件接觸孔的結(jié)構(gòu)圖，其中的柵極接觸孔和源/漏極接觸孔，采用同時刻蝕再填充金屬的方法一并形成，用以連接?xùn)艠O接觸孔和源/漏極接觸孔的第一層金屬區(qū) (圖中未標(biāo)出)另外形成。但是，由于柵極和源/漏極之間存在高度差，因此一并形成柵極和源/漏極之上的接觸孔是非常困難的。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)問題之一，特別是解決由于柵極和源/漏極之間的高度差給接觸孔的形成帶來的問題，并且實現(xiàn)接觸孔和第一層金屬區(qū)形成工藝的集成。為達(dá)到上述目的，本發(fā)明一方面提出一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括以下步驟 形成基本CMOS結(jié)構(gòu)，其中所述CMOS結(jié)構(gòu)包括襯底、形成在襯底之中的源/漏極以及形成在襯底之上的柵極、形成在源/漏極和/或柵極之上的金屬硅化物層、和形成在襯底之上的覆蓋層；第一次刻蝕，形成柵極接觸孔，以及相同深度的源/漏極接觸孔；第二次刻蝕，形成完全深度的源/漏極接觸孔以及連接所述柵極接觸孔和所述源/漏極接觸孔的第一層金屬區(qū)；填充所述柵極接觸孔、所述源/漏極接觸孔和所述第一層金屬區(qū)。在本發(fā)明的一個實施例中，所述柵極兩側(cè)包括一層或多層側(cè)墻。在本發(fā)明的一個實施例中，所述覆蓋層包括氮化物層和以正硅酸乙酯(TEOS)與甲烷(CH4)為原料形成的硅氧化物層。在本發(fā)明的一個實施例中，所述第一次刻蝕包括在所述硅氧化物層之上形成硬掩膜層及第一光刻膠層；刻蝕所述硬掩膜層和所述硅氧化物層，以形成所述源極接觸孔和相同深度的所述源/漏極接觸孔，使所述柵極接觸孔底部到達(dá)所述柵極金屬硅化物層的內(nèi)部，所述源/漏極接觸孔底部到達(dá)所述氮化物層的上表面。在本發(fā)明的一個實施例中，所述第二次刻蝕包括形成第二光刻膠層；進(jìn)行光刻以使所述源/漏極接觸孔區(qū)域及所述第一層金屬區(qū)暴露；刻蝕，使所述源/漏極接觸孔的底部向下延伸直至接觸所述源/漏極金屬硅化物層。在本發(fā)明的一個實施例中，所述第二次刻蝕還包括對所述第一層金屬區(qū)進(jìn)行選擇性刻蝕，精確控制刻蝕厚度。在本發(fā)明的一個實施例中，所述填充所述柵極接觸孔、所述源/漏極接觸孔和所述第一層金屬區(qū)均被填充同種金屬或?qū)щ姴牧?。在本發(fā)明的一個實施例中，在填充金屬或?qū)щ姴牧现?，還包括進(jìn)行化學(xué)機械拋光。本發(fā)明另一方面提出另一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括以下步驟形成CMOS結(jié)構(gòu)，其中所述CMOS結(jié)構(gòu)包括襯底、形成在襯底之中的源/漏極以及形成在襯底之上的柵極、形成在源/漏極和/或柵極之上 的金屬硅化物層、和形成在襯底之上的覆蓋層；第一次刻蝕，形成源/漏極接觸孔；第二次刻蝕，形成柵極接觸孔和連接所述柵極接觸孔和所述源 /漏極接觸孔的第一層金屬區(qū)；填充所述柵極接觸孔、所述源/漏極接觸孔和所述第一層金屬區(qū)。在本發(fā)明的一個實施例中，所述柵極兩側(cè)包括一層或多層側(cè)墻。在本發(fā)明的一個實施例中，所述覆蓋層包括氮化物層和低介電常數(shù)絕緣層。在本發(fā)明的一個實施例中，所述第一次刻蝕包括在所述氧化物層之上形成硬掩膜層及第一光刻膠層；刻蝕形成所述源/漏極接觸孔，使其底部到達(dá)所述源/漏極金屬硅化物層的內(nèi)部。在本發(fā)明的一個實施例中，所述第二次刻蝕包括形成第二光刻膠層；進(jìn)行光刻以使所述柵極接觸孔區(qū)域及所述第一層金屬區(qū)暴露；刻蝕所述低介電常數(shù)絕緣層，形成所述柵極接觸孔及相同深度的所述第一層金屬區(qū)，使所述柵極接觸孔的底部到達(dá)所述柵極金屬硅化物層。在本發(fā)明的一個實施例中，所述柵極接觸孔、所述源/漏極接觸孔和所述第一層金屬區(qū)均被填充同種金屬或?qū)щ姴牧?。在本發(fā)明的一個實施例中，在填充金屬或?qū)щ姴牧现?，還包括進(jìn)行化學(xué)機械拋光。本發(fā)明通過分開刻蝕柵極區(qū)和源/漏區(qū)，以分別形成柵極接觸孔和源/漏極接觸孔，避免了由于柵極和源/漏極之間的高度差造成一并形成接觸孔的困難，使得接觸孔的形成變得更為容易。并且提出包含光刻和金屬填充工藝的雙重鑲嵌法(dual damascene processing)，用以接觸孔的刻蝕和填充，從而實現(xiàn)了接觸孔和連接接觸孔的第一層金屬區(qū)的形成工藝的集成。另外，該方法還可以應(yīng)用于具有提升源/漏(raised S/D)結(jié)構(gòu)的CMOS 器件，并且與前柵(gate first)和后柵(gate last)工藝兼容。本發(fā)明附加的方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點從下面結(jié)合附圖對實施例的描述中將變得明顯和容易理解，本發(fā)明的附圖是示意性的，因此并沒有按比例繪制。其中圖1為以現(xiàn)有方法形成的CMOS器件的結(jié)構(gòu)圖；圖2為本發(fā)明實施例一的先形成柵極接觸孔的半導(dǎo)體結(jié)構(gòu)示意圖；圖3-7為形成實施例一的半導(dǎo)體結(jié)構(gòu)的方法的中間步驟示意圖；圖8為本發(fā)明實施例二的先形成源/漏極接觸孔的半導(dǎo)體結(jié)構(gòu)示意圖；圖9-13為形成實施例二的半導(dǎo)體結(jié)構(gòu)的方法的中間步驟示意圖。
具體實施例方式下面詳細(xì)描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供 了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設(shè)置之間的關(guān)系。此夕卜，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。本發(fā)明主要是通過分開刻蝕柵極區(qū)和源/漏區(qū)，以分別形成柵極接觸孔和源/漏極接觸孔，避免了由于柵極和源/漏極之間的高度差造成一并形成接觸孔的困難，使得接觸孔的形成變得更為容易。并且，提出包含光刻和金屬填充工藝的雙重鑲嵌法，從而實現(xiàn)了接觸孔和連接接觸孔的第一層金屬區(qū)的形成工藝的集成。本發(fā)明分別提出先形成柵極接觸孔和先形成源/漏極接觸孔兩種方法的實施例。以下就以具體實施例的方式對本發(fā)明的上述思想進(jìn)行介紹，需要說明的是，以下實施例僅是本發(fā)明的優(yōu)選實施方式，并不是說本發(fā)明僅能通過以下實施例實現(xiàn)，本領(lǐng)域技術(shù)人員能夠基于本發(fā)明思想對以下實施例做出等同的修改或替換，這些等同的修改或替換均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。實施例一，如圖2所示，為本發(fā)明實施例一的先形成柵極接觸孔的半導(dǎo)體結(jié)構(gòu)示意圖。需要說明的是，在該實施例中以CMOS結(jié)構(gòu)為例進(jìn)行描述，但是本實施例以及以下的所有實施例并不僅限于CMOS結(jié)構(gòu)，其他結(jié)構(gòu)也可應(yīng)用本發(fā)明的各個實施例，在此不再一一列舉。該半導(dǎo)體結(jié)構(gòu)包括襯底100，形成在襯底100之上的柵極200，和形成在襯底100中且位于柵極 200兩側(cè)的源/漏極300，還包括形成在柵極200和源/漏極300之上的金屬硅化物層400 和柵極接觸孔500以及源/漏極接觸孔600，其中，柵極接觸孔500與源/漏極接觸孔600 通過第一層金屬區(qū)700連接，并且，柵極接觸孔500與源/漏極接觸孔600的內(nèi)部均填充與第一層金屬區(qū)700相同的金屬材料。在本發(fā)明的實施例中，柵極200的兩側(cè)都形成有一層側(cè)墻800，本領(lǐng)域技術(shù)人員可以根據(jù)需要增加或減少側(cè)墻的數(shù)量，這些均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。該結(jié)構(gòu)還包括形成在襯底之上的氮化物層900和硅氧化物層1000。如圖3-7所示，為形成上述半導(dǎo)體結(jié)構(gòu)的方法的中間步驟示意圖，該方法包括以下步驟步驟101，形成上述半導(dǎo)體結(jié)構(gòu)除接觸孔和第一層金屬區(qū)之外的所有其他結(jié)構(gòu)。因為本發(fā)明是關(guān)于形成接觸孔及連接接觸孔的第一層金屬區(qū)的方法，形成接觸孔之前的工藝不屬于本發(fā)明保護(hù)的范圍，在此不再贅述，本領(lǐng)域技術(shù)人員可以通過多種方式實現(xiàn)此步驟。步驟102，在硅氧化物層1000之上形成硬掩膜層101及第一光刻膠層102，進(jìn)行第一次光刻，在第一光刻膠層102形成柵極接觸孔500及源/漏極接觸孔600的圖案，如圖3所示。其中，硅氧化物層1000是以正硅酸乙酯TEOS與甲烷CH4為原料形成的硅氧化物。步驟103，進(jìn)行第一次刻蝕，刻蝕硬掩膜層101和硅氧化物層1000以形成柵極接觸孔500和相同深度的源/漏極接觸孔600，使柵極接觸孔500底部到達(dá)柵極金屬硅化物層 400的內(nèi)部，源/漏極接觸孔600底部到達(dá)氮化物層900的上表面，如圖4所示。步驟104，去除第一光刻膠層102及硬掩膜層101，涂布第二光刻膠層103，如圖5 所示。

步驟105，進(jìn)行第二次光刻，使源/漏極接觸孔600區(qū)域及連接?xùn)艠O接觸孔和源/ 漏極接觸孔的第一層金屬區(qū)700暴露，如圖6所示。步驟106，進(jìn)行第二次刻蝕，使源/漏極接觸孔600的底部向下延伸直至接觸源/ 漏極金屬硅化物層400，對連接接觸孔的第一層金屬區(qū)700進(jìn)行選擇性刻蝕，精確控制刻蝕厚度。去除光刻膠層103，如圖7所示。步驟107，填充金屬并進(jìn)行化學(xué)機械拋光(CMP)，使柵極接觸孔500、源/漏極接觸孔600以及連接接觸孔的第一層金屬區(qū)700均被填充同種金屬或?qū)щ姴牧?，如圖2所示。實施例二，如圖8所示，為本發(fā)明實施例二的先形成源/漏極接觸孔的半導(dǎo)體結(jié)構(gòu)示意圖。與實施例一不同的是，該實施例中用低介電常數(shù)絕緣層1100取代形成在襯底之上的硅氧化物層1000。如圖9-13所示，為形成上述半導(dǎo)體結(jié)構(gòu)的方法的中間步驟示意圖，該方法之前的步驟與實施例一的步驟101相同，之后還包括以下步驟步驟201，在低介電常數(shù)絕緣層1100之上形成硬掩膜層101及第一光刻膠層102， 進(jìn)行第一次光刻及刻蝕，形成源/漏極接觸孔600，使其底部到達(dá)源/漏極金屬硅化物層 400的內(nèi)部，如圖9所示。步驟202，去除第一光刻膠層102及硬掩膜層101，涂布第二光刻膠層103，如圖10 所示。步驟203，進(jìn)行第二次光刻，使柵極接觸孔500區(qū)域及連接接觸孔的第一層金屬區(qū) 700暴露，如圖11所示。步驟204，刻蝕低介電常數(shù)絕緣層1100 (第二次刻蝕)，形成柵極接觸孔500及連接接觸孔的第一層金屬區(qū)700，如圖12所示。步驟205，去除第二光刻膠層103并清洗硅片表面，如圖13所示。步驟206，填充金屬并進(jìn)行化學(xué)機械拋光，使柵極接觸孔500、源/漏極接觸孔600 以及連接接觸孔的第一層金屬區(qū)700均被填充同種金屬或?qū)щ姴牧?，如圖8所示。本發(fā)明實施例通過分開刻蝕柵極區(qū)和源/漏區(qū)，以分別形成柵極接觸孔和源/漏極接觸孔，避免了由于柵極和源/漏極之間的高度差造成一并形成接觸孔的困難，使得接觸孔的形成變得更為容易。并且提出包含光刻和金屬填充工藝的雙重鑲嵌法，用以接觸孔的刻蝕和填充，從而實現(xiàn)接觸孔和連接接觸孔的第一層金屬區(qū)的形成工藝的集成。另外，該方法還可以應(yīng)用于具有提升源/漏結(jié)構(gòu)的CMOS器件，并且與前柵和后柵工藝兼容。盡管已經(jīng)示出和描述了本發(fā)明的實施例，對于本領(lǐng)域的普通技術(shù)人員而言，可以理解在不脫離本發(fā)明的原理和精神的情況下可以對這些實施例進(jìn)行多種變化、修改、替換和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括以下步驟形成CMOS結(jié)構(gòu)，其中所述CMOS結(jié)構(gòu)包括襯底、形成在襯底之中的源/漏極以及形成在襯底之上的柵極、形成在源/漏極和/或柵極之上的金屬硅化物層、和形成在襯底之上的覆蓋層；進(jìn)行第一次刻蝕以形成柵極接觸孔，以及相同深度的源/漏極接觸孔； 進(jìn)行第二次刻蝕以形成完全深度的源/漏極接觸孔以及連接所述柵極接觸孔和所述源/漏極接觸孔的第一層金屬區(qū)；和填充所述柵極接觸孔、所述源/漏極接觸孔和所述第一層金屬區(qū)。
2.如權(quán)利要求1所述的方法，其特征在于，所述柵極兩側(cè)包括一層或多層側(cè)墻。
3.如權(quán)利要求1所述的方法，其特征在于，所述覆蓋層包括氮化物層和以正硅酸乙酯 TEOS與甲烷CH4為原料形成的硅氧化物層。
4.如權(quán)利要求3所述的方法，其特征在于，所述第一次刻蝕包括 在所述硅氧化物層之上形成硬掩膜層及第一光刻膠層；刻蝕所述硬掩膜層和所述硅氧化物層，以形成所述柵極接觸孔和相同深度的所述源/ 漏極接觸孔，使所述柵極接觸孔底部到達(dá)所述柵極金屬硅化物層的內(nèi)部，所述源/漏極接觸孔底部到達(dá)所述氮化物層的上表面。
5.如權(quán)利要求1所述的方法，其特征在于，所述第二次刻蝕包括形成第二光刻膠層； 進(jìn)行光刻以使所述源/漏極接觸孔區(qū)域及所述第一層金屬區(qū)暴露；刻蝕所述源/漏極接觸孔以使其底部向下延伸直至接觸所述源/漏極金屬硅化物層。
6.如權(quán)利要求5所述的方法，其特征在于，所述第二次刻蝕還包括 對所述第一層金屬區(qū)進(jìn)行選擇性刻蝕，精確控制刻蝕厚度。
7.如權(quán)利要求1所述的方法，其特征在于，所述柵極接觸孔、所述源/漏極接觸孔和所述第一層金屬區(qū)均被填充同種金屬或?qū)щ姴牧稀?br> 8.如權(quán)利要求7所述的方法，其特征在于，在填充金屬或?qū)щ姴牧现?，還包括 進(jìn)行化學(xué)機械拋光。
9.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括以下步驟形成CMOS結(jié)構(gòu)，其中所述CMOS結(jié)構(gòu)包括襯底、形成在襯底之中的源/漏極以及形成在襯底之上的柵極、形成在源/漏極和/或柵極之上的金屬硅化物層、和形成在襯底之上的覆蓋層；第一次刻蝕，形成源/漏極接觸孔；第二次刻蝕，形成柵極接觸孔以及連接所述柵極接觸孔和所述源/漏極接觸孔的第一層金屬區(qū)；填充所述柵極接觸孔、所述源/漏接觸孔和所述第一層金屬區(qū)。
10.如權(quán)利要求9所述的方法，其特征在于，所述柵極兩側(cè)包括一層或多層側(cè)墻。
11.如權(quán)利要求9所述的方法，其特征在于，所述覆蓋層包括氮化物層和低介電常數(shù)絕緣層。
12.如權(quán)利要求11所述的方法，其特征在于，所述第一次刻蝕包括 在所述低介電常數(shù)絕緣層之上形成硬掩膜層及第一光刻膠層； 刻蝕形成所述源/漏極接觸孔，使其底部到達(dá)所述源/漏極金屬硅化物層的內(nèi)部。
13.如權(quán)利要求12所述的方法，其特征在于，所述第二次刻蝕包括 形成第二光刻膠層；進(jìn)行光刻以使所述柵極接觸孔區(qū)域及所述第一層金屬區(qū)暴露； 刻蝕所述低介電常數(shù)絕緣層，形成所述柵極接觸孔及相同深度的所述第一層金屬區(qū)， 使所述柵極接觸孔的底部到達(dá)所述柵極金屬硅化物層。
14.如權(quán)利要求9所述的方法，其特征在于，所述柵極接觸孔、所述源/漏極接觸孔和所述第一層金屬區(qū)均被填充同種金屬或?qū)щ姴牧稀?br> 15.如權(quán)利要求14所述的方法，其特征在于，在填充金屬或?qū)щ姴牧现?，還包括 進(jìn)行化學(xué)機械拋光。
全文摘要
本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)的形成方法，本發(fā)明通過分開刻蝕柵極區(qū)和源/漏區(qū)，以分別形成柵極接觸孔和源/漏極接觸孔，避免了由于柵極和源/漏極之間的高度差造成的接觸孔一并形成的困難，使得接觸孔的形成變得更為容易。并且提出包含光刻和金屬填充工藝的雙重鑲嵌法(dual damascene processing)，用以接觸孔的刻蝕和填充，從而實現(xiàn)接觸孔和連接接觸孔的第一層金屬區(qū)的形成工藝的集成。
文檔編號H01L21/768GK102157437SQ20101011107
公開日2011年8月17日 申請日期2010年2月11日 優(yōu)先權(quán)日2010年2月11日
發(fā)明者尹海洲, 朱慧瓏, 梁擎擎, 鐘匯才 申請人:中國科學(xué)院微電子研究所